JPS62190932A - Interleaving system - Google Patents
Interleaving systemInfo
- Publication number
- JPS62190932A JPS62190932A JP3322786A JP3322786A JPS62190932A JP S62190932 A JPS62190932 A JP S62190932A JP 3322786 A JP3322786 A JP 3322786A JP 3322786 A JP3322786 A JP 3322786A JP S62190932 A JPS62190932 A JP S62190932A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- information
- interleaving
- information data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000002123 temporal effect Effects 0.000 claims description 10
- 238000004891 communication Methods 0.000 claims description 7
- 238000013500 data storage Methods 0.000 abstract description 11
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000001186 cumulative effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 17
- 238000000926 separation method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報データをパケット化して送信するデータ通
信装置に利用する。特に、誤り訂正符号により訂正能力
を高めるために、データ列の時間的順序を入れ替えて送
受信を行うインタリーブ方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is applied to a data communication device that packetizes and transmits information data. In particular, the present invention relates to an interleaving method in which data sequences are transmitted and received by changing their temporal order in order to improve the correction ability using error correction codes.
陸上の移動通信や衛星通信の分野では、信号電力を有効
利用するため、誤り訂正の適用が検討されている。しか
し、移動体を対象とする通信では、海面、地形、建物等
の影響によりフェージングが生じ、誤りの生起がバース
ト的となる。このため、送信側では送信すべきデータ列
の時間的順序の入れ替えを行い、受信側では復調された
データ列の時間的順序を元の順序に復元し、伝送路で発
生したバースト誤りをランダム化させて、誤り訂正能力
の低下を防止することが有効である。このような時間的
順序の入れ替えをインタリーブ、その復元をディンクリ
ープという。In the fields of terrestrial mobile communications and satellite communications, application of error correction is being considered in order to effectively utilize signal power. However, in communications aimed at moving objects, fading occurs due to the effects of sea level, topography, buildings, etc., and errors occur in bursts. For this reason, the transmitting side rearranges the temporal order of the data string to be transmitted, and the receiving side restores the temporal order of the demodulated data string to the original order, randomizing burst errors that occur on the transmission path. It is effective to prevent the error correction ability from decreasing. This change in temporal order is called interleaving, and its restoration is called dinkeep.
しかし、従来のインタリーブ方式は連続モードの信号伝
送を対象とし、そのインタリーブの１ブロツクのデータ
の個数すなわちインクリーブサイズを固定長に設定して
いた。このようなインタリーブ方式におけるインタリー
ブの前後の情報データの長さを第４図に示す。However, the conventional interleaving method targets continuous mode signal transmission, and the number of data in one block of interleaving, that is, the increment size, is set to a fixed length. FIG. 4 shows the length of information data before and after interleaving in such an interleaving method.
このように、インクリープサイズが固定長に設定されて
いるため、パケット化して送信する場合に、送信すべき
情報量の大小にかかわらず、データの個数をインタリー
ブサイズに等しくして送信しなければならなかった。し
たがって、インタリーブを完結するまでのデータ数が情
報データ数より多くなる場合が生じ、このような場合に
は無駄なデータを送信しなければならない欠点があった
。In this way, since the increment size is set to a fixed length, when packetizing and transmitting, regardless of the amount of information to be transmitted, the number of data must be equal to the interleave size. did not become. Therefore, there are cases where the number of data until interleaving is completed is greater than the number of information data, and in such a case, there is a drawback that useless data must be transmitted.
本発明は、以上の問題点を解決し、効率よくデータを伝
送できるインタリーブ方式を提供することを目的とする
。An object of the present invention is to solve the above problems and provide an interleaving method that can efficiently transmit data.
〔問題点を解決するための手段〕
本発明のインタリーブ方式は、送信部では人力された情
報データを所定のデータ数（インタリーブサイズ）を単
位としてその時間的順序を入れ替えて送信し、受信部で
は受信したデータ列の時間的順序を復元するパケット化
された無線通信のインタリーブ方式において、上記送信
部では、入力された情報データのデータ数を検出し、検
出されたデータ数にしたがって上記所定のデータ数を変
更し、上記所定のデータ数に関する情報を併せて送信し
、上記受信部では、上記所定のデータ数に関する情報に
基づいて受信したデータ列の復元を行うことを特徴とす
る。[Means for Solving the Problems] In the interleaving method of the present invention, the transmitting section transposes manually input information data in units of a predetermined number of data (interleave size) and transmits the temporal order, and the receiving section transposes the information data manually. In the interleaving method of packetized wireless communication that restores the temporal order of the received data string, the transmitting section detects the number of input information data, and transmits the predetermined data according to the detected number of data. The number of data is changed, and information regarding the predetermined number of data is also transmitted, and the receiving section restores the received data string based on the information regarding the predetermined number of data.
本発明のインタリーブ方式は、間欠的に入力された情報
データに対して、その情報データ量すなわちデータの個
数に応じてインタリーブサイズを決定することを特徴と
する。すなわち、送信部では、入力された情報データの
個数に応じてインタリーブサイズを決定し、情報データ
にインクリープサイズに関する情報を付加して送信する
。また、受信部では、インタリーブサイズに関する情報
を検出し、この情報に基づいてディンクリープを行う。The interleaving method of the present invention is characterized in that the interleave size is determined for intermittently input information data according to the amount of information data, that is, the number of pieces of data. That is, the transmitter determines the interleave size according to the number of input information data, adds information regarding the incremental size to the information data, and transmits the information data. In addition, the receiving section detects information regarding the interleaving size and performs dink creep based on this information.
第１図は本発明実施例データ通信装置の送信部のブロッ
ク構成図である。FIG. 1 is a block diagram of a transmitting section of a data communication device according to an embodiment of the present invention.
入力端子１は、データ蓄積回路２、スタート信号検出回
路３およびストップ信号検出回路４に接続される。Input terminal 1 is connected to data storage circuit 2, start signal detection circuit 3, and stop signal detection circuit 4.
データ蓄積回路２は誤り訂正符号化回路１０に接続され
る。誤り訂正符号化回路１０はインクリーブ回路１１に
接続される。インタリーブ回路１１は情報付加回路１２
に接続される。情報付加回路１２は変調回路１３に接続
される。変調回路１３はスイッチ回路１４に接続される
。スイッチ回路１４は出力端子１５に接続される。The data storage circuit 2 is connected to an error correction encoding circuit 10. The error correction encoding circuit 10 is connected to the increment circuit 11. The interleave circuit 11 is the information addition circuit 12
connected to. The information addition circuit 12 is connected to the modulation circuit 13. Modulation circuit 13 is connected to switch circuit 14 . Switch circuit 14 is connected to output terminal 15.
スタート信号検出回路３およびストップ信号検出口路４
はともに、蓄積ビット数計数回路５とタイミング発生回
路７とに接続される。蓄積ビット数計数回路５は、イン
タリーブサイズ情報生成回路６と、タイミング発生回路
７とに接続される。Start signal detection circuit 3 and stop signal detection circuit 4
Both are connected to the accumulated bit number counting circuit 5 and the timing generation circuit 7. The accumulated bit number counting circuit 5 is connected to an interleave size information generation circuit 6 and a timing generation circuit 7.
インタリーブサイズ情報生成回路６は、読み出し書き込
み制御回路９と、情報付加回路１２とに接続される。タ
イミング発生回路７は、読み出し書き込み制御回路８．
９、誤り訂正符号化回路１０、インタリーブ回路１１、
情報付加回路１２およびスイッチ回路１４とに接続され
る。読み出し書き込み制御回路８はデータ蓄積回路２に
接続される。読み出し書き込み制御回路９はインクリー
ブ回路１１に接続される。Interleave size information generation circuit 6 is connected to read/write control circuit 9 and information addition circuit 12 . The timing generation circuit 7 includes a read/write control circuit 8.
9, error correction encoding circuit 10, interleave circuit 11,
It is connected to the information addition circuit 12 and the switch circuit 14. The read/write control circuit 8 is connected to the data storage circuit 2. The read/write control circuit 9 is connected to the increment circuit 11 .
入力端子１には間欠的な情報データが入力される。この
情報データは、データ蓄積回路２、スタート信号検出回
路３およびストップ信号検出回路４に供給される。Input terminal 1 receives intermittent information data. This information data is supplied to a data storage circuit 2, a start signal detection circuit 3, and a stop signal detection circuit 4.
スタート信号検出回路３は情報データからスタート信号
を検出し、ストップ信号検出回路４はストップ信号を検
出する。これらの出力により、蓄積ビット数計数回路５
は、スタート信号とストップ信号との間のビット数を計
数し、データ蓄積回路２に入力されたビット数を求める
。インタリーブサイズ情報生成回路６は、蓄積ビット数
計数回路５の出力によりインタリーブサイズ情報を生成
し、読み出し書き込み制御回路９と、情報付加回路１２
とに供給する。タイミング発生回路７は、蓄積ビット数
計数回路５の出力によりタイミング信号を発生し、読み
出し書き込み制御回路９、誤り訂正符号化回路１０、イ
ンタリーブ回路１１、情報付加回路１２およびスイッチ
回路１４の動作タイミングを制御する。The start signal detection circuit 3 detects a start signal from the information data, and the stop signal detection circuit 4 detects a stop signal. By these outputs, the accumulated bit number counting circuit 5
counts the number of bits between the start signal and the stop signal, and determines the number of bits input to the data storage circuit 2. The interleave size information generation circuit 6 generates interleave size information based on the output of the accumulated bit number counting circuit 5, and the interleave size information generation circuit 6 generates interleave size information based on the output of the accumulated bit number counting circuit 5.
supply to. The timing generation circuit 7 generates a timing signal based on the output of the accumulated bit number counting circuit 5, and determines the operation timing of the read/write control circuit 9, the error correction encoding circuit 10, the interleave circuit 11, the information addition circuit 12, and the switch circuit 14. Control.
データ蓄積回路２は、入力端子１から入力された情報デ
ータを蓄積する。誤り訂正符号化回路ｌＯは、データ蓄
積回路２に蓄積された情報データを誤り訂正符号化する
。インタリーブ回路１１は、読み出し書き込み制御回路
９を用いて、誤り訂正符号化されたデータ列の時間的順
序を入れ替える。The data storage circuit 2 stores information data input from the input terminal 1. The error correction encoding circuit IO performs error correction encoding on the information data stored in the data storage circuit 2. The interleave circuit 11 uses the read/write control circuit 9 to change the temporal order of the error correction encoded data string.
情報付加回路１２は、情報データにフレーム情報および
インタリーブサイズ情報を付加する。変調回路１３は情
報付加回路１２の出力を変調する。スイッチ回路１４は
、変調回路１３の出力をオン・オフし、パケット化した
信号を出力端子１５から送信する。The information addition circuit 12 adds frame information and interleave size information to the information data. The modulation circuit 13 modulates the output of the information addition circuit 12. The switch circuit 14 turns on and off the output of the modulation circuit 13 and transmits the packetized signal from the output terminal 15.
入力端子１に入力された情報データの個数がデータ蓄積
回路２の最大蓄積ビット数より大きい場合には、蓄積ビ
ット数計数回路５で蓄積ビット数の最大値を検出できる
ので、この最大蓄積ビット数に到達した時点でパケット
信号を生成し、出力端子１５から送信する。If the number of information data input to the input terminal 1 is larger than the maximum number of accumulated bits of the data storage circuit 2, the maximum number of accumulated bits can be detected by the accumulated bit number counting circuit 5. A packet signal is generated when the signal reaches the point in time, and is transmitted from the output terminal 15.
第２図は受信部のブロック構成図である。FIG. 2 is a block diagram of the receiving section.
入力端子２０は復調回路２１に接続される。復調回路２
１はタイミング信号発生回路２２に接続される。Input terminal 20 is connected to demodulation circuit 21 . Demodulation circuit 2
1 is connected to the timing signal generation circuit 22.
タイミング信号発生回路２２は、フレーム情報検出分離
回路２３、インタリーブ情報分離回路２４、ディンクリ
ープ回路２７および誤り訂正復号化回路２８に接続され
る。The timing signal generation circuit 22 is connected to a frame information detection and separation circuit 23, an interleave information separation circuit 24, a dink leak circuit 27, and an error correction decoding circuit 28.
復調回路２１はさらに、フレーム情報検出分離回路２３
に接続される。フレーム情報検出分離回路２３はインタ
リーブ情報分離回路２４に接続される。インタリーブ情
報分離回路２４は、デインタリーブ制御回路２５と、デ
ィンクリープ回路２７とに接続される。デインタリーブ
制御回路２５は読み出し書き込み制御回路２６に接続さ
れる。読み出し書き込み制御回路２６はディンクリープ
回路２７に接続される。The demodulation circuit 21 further includes a frame information detection and separation circuit 23.
connected to. Frame information detection and separation circuit 23 is connected to interleave information separation circuit 24 . Interleave information separation circuit 24 is connected to deinterleave control circuit 25 and din creep circuit 27 . Deinterleave control circuit 25 is connected to read/write control circuit 26 . The read/write control circuit 26 is connected to a dink leak circuit 27 .
ディンクリープ回路２７は誤り訂正復号化回路２８に接
続される。誤り訂正復号化回路２８は出力端子２９に接
続される。Dink creep circuit 27 is connected to error correction decoding circuit 28 . Error correction decoding circuit 28 is connected to output terminal 29 .
入力端子２０には受信信号が入力される。復調回路２１
は、この受信信号からクロック信号の抽出および復調デ
ータ列の生成を行う。抽出されたクロック信号はタイミ
ング信号発生回路２２に供給され、フレーム情報検出分
離回路２３、インタリーブ情報分離回路２４、ディンク
リープ回路２７および誤り訂正復号化回路２８を駆動す
るタイミング信号の生成に用いられる。復調データ列は
フレーム情報検出分離回路２３に供給される。A received signal is input to the input terminal 20. Demodulation circuit 21
extracts a clock signal from this received signal and generates a demodulated data string. The extracted clock signal is supplied to a timing signal generation circuit 22 and used to generate a timing signal for driving a frame information detection and separation circuit 23, an interleave information separation circuit 24, a dink creep circuit 27, and an error correction decoding circuit 28. The demodulated data string is supplied to a frame information detection and separation circuit 23.
フレーム情報検出分離回路２３は、復調データ列からフ
レーム情報の検出および分離を行う。分離されたフレー
ム情報は、タイミング信号発生回路２２に供給され、タ
イミング信号の生成のための情報として使用される。フ
レーム情報が除去された復調データ列は、インクリーブ
情報分離回路２４に供給される。The frame information detection and separation circuit 23 detects and separates frame information from the demodulated data string. The separated frame information is supplied to the timing signal generation circuit 22 and used as information for generation of a timing signal. The demodulated data string from which the frame information has been removed is supplied to the increment information separation circuit 24.
インタリーブ情報分離回路２４は、復調データ列からイ
ンタリーブ情報を分離し、これをデインタリーブ制御回
路２５に供給する。デインタリーブ制御回路２５は、デ
インタリープ制御信号を生成し、読み出し書き込み制御
回路２６を制御し、インタリーブサイズの異なるデータ
列のデインタリーブを可能にする。インクリーブ情報が
除去された復調データ列は、ディンクリープ回路２７に
供給される。Interleave information separation circuit 24 separates interleave information from the demodulated data string and supplies it to deinterleave control circuit 25 . The deinterleave control circuit 25 generates a deinterleave control signal, controls the read/write control circuit 26, and enables deinterleaving of data strings having different interleaving sizes. The demodulated data string from which the increment information has been removed is supplied to a dink creep circuit 27.
ディンクリープ回路２７は、読み出し書き込み制御回路
２６を用いて、送信部のインタリーブ回路１１の逆操作
を行う。これにより、伝送路の雑音により誤っｔ判定さ
れたデータを除いて、送信部の誤り訂正符号化回路１０
が出力したデータ列と一致するデータ列が得られる。The din creep circuit 27 uses the read/write control circuit 26 to perform a reverse operation of the interleave circuit 11 of the transmitting section. As a result, the error correction encoding circuit 10 of the transmitting section removes data that has been incorrectly determined as t due to noise on the transmission path.
You will get a data string that matches the data string output by .
誤り訂正復号化回路２８は、ディンクリープ回路２７の
出力したデータ列を誤り復号化し、出力端子２９に再生
データを出力する。The error correction decoding circuit 28 performs error decoding on the data string output from the Dink Leap circuit 27 and outputs reproduced data to the output terminal 29.
第３図はインタリーブの前後における情報データの長さ
を示す。インタリーブサイズを入力された情報データの
長短に応じて変化させることにより、インタリーブサイ
ズを満たすための無駄なデータを挿入する必要がなく、
回線の使用効率を向上させることができる。FIG. 3 shows the length of information data before and after interleaving. By changing the interleaving size according to the length of the input information data, there is no need to insert unnecessary data to fill the interleaving size.
Line usage efficiency can be improved.
以上説明したように、本発明のインタリーブ方式では、
端末装置から到来した間欠的な情報データを、そのデー
タ数に応じた可変のインタリーブサイズで、データ列の
時間的順序を入れ替えることができる。このため、イン
タリーブサイズを満たすための無駄データを送信する必
要がなく、送信パケット長を短くすることができ、回線
の使用効率を向上させる効果がある。As explained above, in the interleaving method of the present invention,
Intermittent information data arriving from a terminal device can be rearranged in the temporal order of data strings with a variable interleave size depending on the number of data. Therefore, there is no need to transmit useless data to satisfy the interleaving size, and the length of the transmitted packet can be shortened, which has the effect of improving the efficiency of line use.
第１図は本発明実施例データ通信装置の送信部のブロッ
ク構成図。
第２図は受信部のブロック構成図。
第３図は本発明実施例によるインタリーブ前後の情報デ
ータの長さを示す図。
第４図は従来例インタリーブ方式におけるインタリーブ
前後の情報データの長さを示す図。
１・・・入力端子、２・・・データ蓄積回路、３・・・
スタート信号検出回路、４・・・ストップ信号検出回路
、５・・・蓄積ビット数計数回路、６・・・インタリー
ブサイズ情報生成回路、７・・・タイミング発生回路、
８．９・・・読み出し書き込み制御回路、１０・・・誤
り訂正符号化回路、１１・・・インタリーブ回路、１２
・・・情報付加回路、１３・・・変調回路、１４・・・
スイッチ回路、１５・・・出力端子、２０・・・入力端
子、２１・・・復調回路、２２・・・タイミング信号発
生回路、２３・・・フレーム情報検出分離回路、２４・
・・インクリーブ情報分離回路、２５・・・ディンクリ
ープ制御回路、２６・・・読み出し書き込み制御回路、
２７・・・データ蓄積回路、２８・・・誤り訂正復号化
回路。FIG. 1 is a block diagram of a transmitting section of a data communication device according to an embodiment of the present invention. FIG. 2 is a block diagram of the receiving section. FIG. 3 is a diagram showing the length of information data before and after interleaving according to an embodiment of the present invention. FIG. 4 is a diagram showing the length of information data before and after interleaving in a conventional interleaving method. 1...Input terminal, 2...Data storage circuit, 3...
Start signal detection circuit, 4... Stop signal detection circuit, 5... Accumulated bit number counting circuit, 6... Interleave size information generation circuit, 7... Timing generation circuit,
8.9... Read/write control circuit, 10... Error correction encoding circuit, 11... Interleaving circuit, 12
... Information addition circuit, 13 ... Modulation circuit, 14 ...
Switch circuit, 15... Output terminal, 20... Input terminal, 21... Demodulation circuit, 22... Timing signal generation circuit, 23... Frame information detection separation circuit, 24.
. . . Increment information separation circuit, 25 . . . Dink creep control circuit, 26 . . . Read/write control circuit,
27...Data storage circuit, 28...Error correction decoding circuit.
Claims (1)
数を単位としてその時間的順序を入れ替えて送信し、 受信部では受信したデータ列の時間的順序を復元する パケット化された無線通信のインタリーブ方式において
、 上記送信部では、 入力された情報データのデータ数を検出し、検出された
データ数にしたがって上記所定のデータ数を変更し、 上記所定のデータ数に関する情報を併せて送信し、 上記受信部では、 上記所定のデータ数に関する情報に基づいて受信したデ
ータ列の復元を行う ことを特徴とするインタリーブ方式。(1) Packetized wireless communication in which the transmitting section changes the temporal order of the input information data in units of a predetermined number of data and transmits it, and the receiving section restores the temporal order of the received data string. In the interleaving method, the transmitter detects the number of input information data, changes the predetermined number of data according to the detected number of data, and also transmits information regarding the predetermined number of data, The interleaving method is characterized in that the receiving section restores the received data string based on information regarding the predetermined number of data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322786A JPS62190932A (en) | 1986-02-18 | 1986-02-18 | Interleaving system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3322786A JPS62190932A (en) | 1986-02-18 | 1986-02-18 | Interleaving system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190932A true JPS62190932A (en) | 1987-08-21 |
Family
ID=12380569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3322786A Pending JPS62190932A (en) | 1986-02-18 | 1986-02-18 | Interleaving system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190932A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799456A (en) * | 1993-09-28 | 1995-04-11 | Nec Corp | Transmission error correction code addition device in variable rate transmission |
| US6668343B1 (en) | 1998-12-21 | 2003-12-23 | Samsung Electronics Co., Ltd. | Interleaving/deinterleaving device and method for communication system |
| US7346827B2 (en) | 1998-01-23 | 2008-03-18 | The Directv Group, Inc. | Forward error correction scheme for data channels using universal turbo codes |
| US7487431B2 (en) | 1998-08-27 | 2009-02-03 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US7526687B2 (en) | 1998-08-17 | 2009-04-28 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US7536624B2 (en) | 2002-01-03 | 2009-05-19 | The Directv Group, Inc. | Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes |
| JP2012060684A (en) * | 1994-11-30 | 2012-03-22 | Thomson Consumer Electronics Inc | Television signal reception device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174442A (en) * | 1984-09-20 | 1986-04-16 | Sharp Corp | Data buffer system of still picture reception terminal device |
-
1986
- 1986-02-18 JP JP3322786A patent/JPS62190932A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174442A (en) * | 1984-09-20 | 1986-04-16 | Sharp Corp | Data buffer system of still picture reception terminal device |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799456A (en) * | 1993-09-28 | 1995-04-11 | Nec Corp | Transmission error correction code addition device in variable rate transmission |
| JP2014187718A (en) * | 1994-11-30 | 2014-10-02 | Thomson Consumer Electronics Inc | Processing method of television signal |
| JP2012060684A (en) * | 1994-11-30 | 2012-03-22 | Thomson Consumer Electronics Inc | Television signal reception device |
| US7840869B2 (en) | 1998-01-23 | 2010-11-23 | The Directv Group, Inc. | Forward error correction scheme for data channels using universal turbo codes |
| US7346827B2 (en) | 1998-01-23 | 2008-03-18 | The Directv Group, Inc. | Forward error correction scheme for data channels using universal turbo codes |
| US7925963B2 (en) | 1998-01-23 | 2011-04-12 | Dtvg Licensing, Inc. | Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes |
| US7840871B2 (en) | 1998-01-23 | 2010-11-23 | The Directv Group, Inc. | Forward error correction scheme for data channels using universal turbo codes |
| US8321725B2 (en) | 1998-08-17 | 2012-11-27 | The Directv Group, Inc. | Turbo code interleaver with optimal performance |
| US7761750B2 (en) | 1998-08-17 | 2010-07-20 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US7657797B2 (en) | 1998-08-17 | 2010-02-02 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US7526687B2 (en) | 1998-08-17 | 2009-04-28 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US20130061109A1 (en) * | 1998-08-17 | 2013-03-07 | The Directv Group, Inc. | Turbo code interleaver with near optimal performance |
| US8671324B2 (en) * | 1998-08-17 | 2014-03-11 | Dtvg Licensing, Inc. | Turbo code interleaver with near optimal performance |
| US7779329B2 (en) | 1998-08-27 | 2010-08-17 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US7827465B2 (en) | 1998-08-27 | 2010-11-02 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US8201048B2 (en) | 1998-08-27 | 2012-06-12 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US7487431B2 (en) | 1998-08-27 | 2009-02-03 | The Directv Group, Inc. | Method for a general near optimal turbo code trellis termination |
| US8429490B2 (en) | 1998-08-27 | 2013-04-23 | Dtvg Licensing, Inc. | Method for a general near optimal turbo code trellis termination |
| US6668343B1 (en) | 1998-12-21 | 2003-12-23 | Samsung Electronics Co., Ltd. | Interleaving/deinterleaving device and method for communication system |
| US7536624B2 (en) | 2002-01-03 | 2009-05-19 | The Directv Group, Inc. | Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5872791A (en) | Method and apparatus for data encoding and communication over noisy media | |
| US6160840A (en) | Apparatus and methods for puncturing and recovering code in spread spectrum communication system | |
| US6718503B1 (en) | Reduced latency interleaver utilizing shortened first codeword | |
| EP0188271B1 (en) | Error correction encoding system | |
| CA2229453C (en) | Data transmitting method, data transmitting system transmitter, and receiver | |
| JPS61232737A (en) | Error control coding system | |
| GB2343086A (en) | Method and apparatus for improving asynchronous transfer mode operation over noisy,high speed wireless links | |
| CA2250510A1 (en) | Data communications systems and methods using interspersed error detection bits | |
| EP1414176A2 (en) | Communication device and communication method immune to burst error, program for executing the method, and computer-readable storage medium storing the program | |
| CA2206688A1 (en) | Digital transmission system for encoding and decoding attribute data into error checking symbols of main data, and method therefor | |
| KR101061116B1 (en) | Uplink Control Information Transmission Method and Decoding Method of Control Information in a Mobile Communication System | |
| JPS62190932A (en) | Interleaving system | |
| US5949822A (en) | Encoding/decoding scheme for communication of low latency data for the subcarrier traffic information channel | |
| JPH06101686B2 (en) | Majority decoding device | |
| RU94014268A (en) | Data encoding and decoding method for digital-message radio transmission system | |
| KR101459176B1 (en) | Synchro-frame method based on the discrete logarithm | |
| CA2215380C (en) | Method and apparatus for data encoding and communication over noisy media | |
| RU2254676C2 (en) | Codec for noise immune cyclic code | |
| JPH0761059B2 (en) | Route identification method | |
| JP4033615B2 (en) | Error control method in wireless data transmission | |
| JP2944153B2 (en) | Demodulation reference phase ambiguity removal method | |
| RU2426249C1 (en) | Method of transmitting data over communication channel with fixed operating speed when messages arrive from source in random time instants | |
| CN114845339A (en) | Environmental backscatter communication system | |
| JPH01276854A (en) | Packet transmitting system | |
| JPH0377696B2 (en) |