JPS62176328A - Level shift circuit - Google Patents
Level shift circuitInfo
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- JPS62176328A JPS62176328A JP61019436A JP1943686A JPS62176328A JP S62176328 A JPS62176328 A JP S62176328A JP 61019436 A JP61019436 A JP 61019436A JP 1943686 A JP1943686 A JP 1943686A JP S62176328 A JPS62176328 A JP S62176328A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＧａＡｓ ＬＳＩ などに用いられるレベルシ
フト回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a level shift circuit used in GaAs LSI and the like.
（従来の技術）
一般にＧａＡｓ ＬＳＩにおいては閾値電圧ｖＴのバ
ラツキが相殺されること、電源電圧とは無関係に出力振
幅が設計し得ること等の利点からソースカップルドエフ
・イー・ティーロジック（８ｏｕｒｃｅＣｏｕｐｌｅｄ
ＦＥＴ Ｌｏｇｉｃ）回路（以下、「ＳＣＦＬ回路」
と略記）が用いられることが多い。(Prior art) Generally, in GaAs LSIs, source-coupled FET logic (8source coupled
FET Logic) circuit (hereinafter referred to as "SCFL circuit")
) is often used.
このよりなＳＣＦＬの具体例としては例えば昭和５８年
電気四学会連合大会３−１５０頁「ＧａＡｓディジタル
集積回路」（東坂浅光）記載のものが知られている。As a specific example of this kind of SCFL, the one described in "GaAs Digital Integrated Circuit" (Asamitsu Tosaka), p. 3-150 of the 1981 National Conference of the Four Electrical Engineers of Japan is known.
ＬＳＩを設計する上においてこのよりなＳＣＦＬの出力
を更にレベルシフトしなければならないことが往々にし
て生じる。When designing an LSI, it often happens that the output of the SCFL must be further level-shifted.
第２図は従来技術によるＳＣＦＬのレベルシフト回路の
第一の例を示す。FIG. 2 shows a first example of a conventional SCFL level shift circuit.
第２図によればＳＣＦ’Ｌは一組のＦＥＴ ２００．２
０１゜−組の負荷抵抗２０２ 、２０３並び定電流源用
ＦＥＴ２０４によって構成されておｊ９ＦＥＴ２０１の
ゲートには電圧Ｖｒｅｆを有する基準電圧源２０５が接
続されている。このＳＣＦＬの出力にはＦ’Ｅ’ｌ’２
０６と負荷ＦＥＴ２０７から構成されるソースホロワ回
路が接続されている。According to Figure 2, SCF'L is a set of FETs 200.2
The j9 FET 201 is composed of a pair of load resistors 202 and 203 and a constant current source FET 204, and a reference voltage source 205 having a voltage Vref is connected to the gate of the j9 FET 201. The output of this SCFL is F'E'l'2.
06 and a source follower circuit consisting of a load FET 207 are connected.
第２図において出力電圧のレベルシフトはＳＣＦＬと直
列に設けられた２つのダイオード２０８ならびに２０９
によって行なわれている。In FIG. 2, the level shift of the output voltage is achieved by two diodes 208 and 209 installed in series with the SCFL.
It is carried out by
第２図に示した入力端子２１０にＶｒｅｆ以上の電圧が
加えられるとＦＥＴ２０４によって定められる電流Ｉｃ
はすべてＦＥＴ２００側を流れ、これによ、９ＦＥＴ２
０１のドレイン電圧ＶＯＨはダイオード２０８，２０９
の順方向降下電圧Ｖｆの２倍の電圧−２ｖｆとなる。When a voltage higher than Vref is applied to the input terminal 210 shown in FIG. 2, the current Ic determined by the FET 204
all flows through the FET200 side, and as a result, 9FET2
The drain voltage VOH of 01 is the diode 208, 209
The voltage becomes -2vf, which is twice the forward direction drop voltage Vf.
一方入力端子２１０にＶｒｅ ｆ以下の電圧が加えられ
ると電流ＩｃはすべてＦＥＴ２０１を流れ、この時のＦ
ＥＴ２０１のドレイン電圧ＶＯＬは抵抗２０３の抵抗値
Ｒを用いて次式で表わされる。On the other hand, when a voltage lower than Vre f is applied to the input terminal 210, all the current Ic flows through the FET 201, and the FET at this time
The drain voltage VOL of the ET 201 is expressed by the following equation using the resistance value R of the resistor 203.
ＶＯＬ ＝ −２Ｖ（−ＲＩｃ （１）
すなわちＦＥＴ２０６のゲート・ソース間電圧をほぼＯ
ｖとすると第２図に示した紙力端子２１１には振幅ＲＩ
ｃでハイレベル出力電圧が一２ｖｆである電圧が得られ
る。VOL = -2V(-RIc (1)
In other words, the voltage between the gate and source of FET 206 is approximately O.
v, the paper force terminal 211 shown in FIG.
At c, a voltage with a high level output voltage of 12vf is obtained.
第３図は従来技術によるＳＣＦＬのレベルシフト回路の
第２の例を示す。FIG. 3 shows a second example of an SCFL level shift circuit according to the prior art.
第３図において第２図と同一番号を付したものは第２図
と同一の構成要素を示す。In FIG. 3, the same numbers as in FIG. 2 indicate the same components as in FIG. 2.
第３図においては第２図と異な、９ＳＣＦＬ出力のレベ
ルシフトはＦＥＴ２０６ 、２０７から構成されるソー
スホロワに直列に挿入された２つのダイオード３００．
３０１によって行なわれる。In FIG. 3, the level shift of the 9SCFL output, which is different from FIG. 2, is achieved by two diodes 300.
301.
（発明が解決しようとする問題点）
しかしながら第２図に示したレベルシフト回路において
は２つのダイオード２０８ 、２０９がＳＣＦＬ回路と
直列に挿入される為、電源電圧Ｖｓｓが十分高いもので
ないと入力端子２１０に加えられる入力電圧のダイナミ
ックレンジに制限を与えることとまる。(Problem to be Solved by the Invention) However, in the level shift circuit shown in FIG. 2, two diodes 208 and 209 are inserted in series with the SCFL circuit, so if the power supply voltage Vss is not high enough, the input terminal This limits the dynamic range of the input voltage applied to 210.
一方、第３図に示したレベルシフト回路においてはＳＣ
ＦＬのハイレベル出力はＯｖであシ、この時ＦＥＴ２０
６のドレイン・ゲート間電圧はＯｖとなシＦＥＴ２０６
は非飽和状態となる。一般にＦＥＴ２０６が非飽和状態
にある場合のソース・ゲート間電圧［Ｊｏｓは飽和状態
にある場合に比し、閾値電圧ｖＴＫ対する依存度が大き
い。この為、第３図に示したレベルシフト回路の出力電
圧のＶＴ依存性は第２図に示したレベルシフト回路よシ
も大きくなる。On the other hand, in the level shift circuit shown in FIG.
The high level output of FL is Ov, at this time FET20
The drain-gate voltage of FET 206 is Ov.
becomes unsaturated. In general, the source-gate voltage [Jos when the FET 206 is in a non-saturated state has a greater dependence on the threshold voltage vTK than when it is in a saturated state. Therefore, the VT dependence of the output voltage of the level shift circuit shown in FIG. 3 is greater than that of the level shift circuit shown in FIG. 2.
本発明の目的は入力電圧のダイナミックレンジを大きく
とることができ、且つまた出力電圧の７丁に対するバラ
ツキの小さなレベルシフト回路を得ることにある。SUMMARY OF THE INVENTION An object of the present invention is to obtain a level shift circuit which can have a wide dynamic range of input voltage and has small variations in output voltage among seven output voltages.
（問題を解決するための手段）
本発明によればＳＣＦＬ回路と、前記ＳＣＦ’Ｌ回路の
出力に入力を接続されたソースホロワ回路とから構成さ
れ、前記ＳＣＦＬの高電位の電源と負荷との間忙設けら
れた第１のレベルシフト用二端子素子と、前記ソースホ
ロワ回路を構成するＦＥＴのソース端子と負荷との間に
設けられた第２のレベルシフト二端子素子とを更に付加
したことを特徴とするレベルシフト回路が得られる。(Means for Solving the Problem) According to the present invention, the circuit is composed of an SCFL circuit and a source follower circuit whose input is connected to the output of the SCF'L circuit, and is connected between the high potential power source of the SCFL and the load. A first level-shifting two-terminal element provided at the center and a second level-shifting two-terminal element provided between the source terminal of the FET constituting the source follower circuit and the load are further added. A level shift circuit is obtained.
（作用）
本発明はＳＣＦ’Ｌを直列に設けられたダイオードと、
ソースホロワに直列に挿入されたダイオードとによって
レベルシフトを行うことによシ、入力ダイナミックレッ
ジを確保するとともにソースホロワのＦＢＴが非飽和状
態となるのを防ぐものである。(Function) The present invention includes a diode provided in series with SCF'L,
By performing a level shift with a diode inserted in series with the source follower, an input dynamic range is ensured and the FBT of the source follower is prevented from becoming unsaturated.
（実施例） 次にこの発明の実施例を図面を参照して説明する。(Example) Next, embodiments of the invention will be described with reference to the drawings.
第１図は本発明の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
図中、第２図と同一番号を付したものは、第２図と同一
の構成要素を示す。In the figure, the same numbers as in FIG. 2 indicate the same components as in FIG. 2.
第１図に示した本発明の実施例においてはＳＣＦＬと直
列にダイオード１００が設けられておシ、更にＦＥＴ２
０６，２０７から構成されるソースホロワにもダイオー
ド１０１が挿入されている。In the embodiment of the invention shown in FIG. 1, a diode 100 is provided in series with the SCFL, and a
A diode 101 is also inserted in the source follower composed of 06 and 207.
第１図において入力端子２１０にＶｒｅｆ以上の電圧が
加えられると電流ＩＣはすべてＦＥＴ ２００を流れ、
これによｆｉ ＦＥＴ２０１のドレイン端子には−Ｖｆ
の電圧が現われる。一方、入力端子２１０にＶｒｅｆ以
下の電圧が加えられると電流ＩＣはＦＥＴ２０１を流れ
Ｆ ＥＴ ２０１のドレイン電圧は−Ｖｆ−ＲＩｃとな
る。In FIG. 1, when a voltage higher than Vref is applied to the input terminal 210, all current IC flows through the FET 200,
As a result, -Vf is applied to the drain terminal of fi FET201.
voltage appears. On the other hand, when a voltage lower than Vref is applied to the input terminal 210, the current IC flows through the FET 201 and the drain voltage of the FET 201 becomes -Vf-RIc.
このようにＳＣＦＬ出力電圧は常に−ｖｆ以下の値を示
しＦＥＴ ２０６が非飽和状態となるのを防いでいる。In this way, the SCFL output voltage always has a value less than or equal to -vf to prevent FET 206 from going out of saturation.
更にこのＳＣＦＬ出力電圧はＦＥＴ２０６のゲート端子
に加えられダイオード１０１の働きにより、更に層方向
電圧Ｖｆだけシフトされる。このようにレベルシフトの
一部をソースホロワに負担させることによってＳＣＦＬ
入力のダイナミックレンジが低減するのを防ぐことがで
きる。Further, this SCFL output voltage is applied to the gate terminal of FET 206, and by the action of diode 101, it is further shifted by layer direction voltage Vf. By burdening part of the level shift to the source follower in this way, SCFL
This can prevent the dynamic range of the input from being reduced.
（発明の効果）
以上述べたように本発明によれば入力電圧のダイナミッ
クレンジを充分確保することが可能で出力電圧の７丁に
対するバラツキの少ないレベルシフト回路が得られる。(Effects of the Invention) As described above, according to the present invention, it is possible to obtain a level shift circuit in which a sufficient dynamic range of input voltage can be ensured and there is little variation in output voltage among seven output voltages.
第′１図は本発明の実施例を示す図、第２図及び第３図
は従来技術によるレベルシフト回路の例を示す図である
。
図において％２００，２０１，２０４，２０６．２０７
はノー第１図
Ｖｓｓ Ｖｓｓ
第２図
ＶＳＳ Ｖｓｓ
第３図
Ｖｓｓ ＶｓｓFIG. 1 is a diagram showing an embodiment of the present invention, and FIGS. 2 and 3 are diagrams showing examples of level shift circuits according to the prior art. In the figure %200, 201, 204, 206.207
No Figure 1 Vss Vss Figure 2 VSS Vss Figure 3 Vss Vss
Claims (1)
前記ＳＣＦＬ回路の出力に入力を接続されたソースホロ
ワ回路とから構成され、前記ＳＣＦＬの高電位の電源と
負荷との間に設けられた第１のレベルシート用二端子素
子と、前記ソースホロワ回路を構成するＦＥＴのソース
端子と負荷との間に設けられた第２のレベルシフト二端
子素子とを更に付加したことを特徴とするレベルシフト
回路。a source-coupled FET logic (SCFL) circuit;
A source follower circuit whose input is connected to the output of the SCFL circuit, and a two-terminal element for a first level sheet provided between the high potential power source of the SCFL and the load, and the source follower circuit is configured. A level shift circuit further comprising a second level shift two-terminal element provided between the source terminal of the FET and the load.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019436A JPS62176328A (en) | 1986-01-30 | 1986-01-30 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019436A JPS62176328A (en) | 1986-01-30 | 1986-01-30 | Level shift circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62176328A true JPS62176328A (en) | 1987-08-03 |
Family
ID=11999234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019436A Pending JPS62176328A (en) | 1986-01-30 | 1986-01-30 | Level shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62176328A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160217A (en) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | Fet source coupling logic circuit |
-
1986
- 1986-01-30 JP JP61019436A patent/JPS62176328A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160217A (en) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | Fet source coupling logic circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
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