JPS62176328A - Level shift circuit - Google Patents
Level shift circuitInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
- H03K19/09436—Source coupled field-effect logic [SCFL]
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はGaAs LSI などに用いられるレベルシ
フト回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a level shift circuit used in GaAs LSI and the like.
(従来の技術)
一般にGaAs LSIにおいては閾値電圧vTのバ
ラツキが相殺されること、電源電圧とは無関係に出力振
幅が設計し得ること等の利点からソースカップルドエフ
・イー・ティーロジック(8ourceCoupled
FET Logic)回路(以下、「SCFL回路」
と略記)が用いられることが多い。(Prior art) Generally, in GaAs LSIs, source-coupled FET logic (8source coupled
FET Logic) circuit (hereinafter referred to as "SCFL circuit")
) is often used.
このよりなSCFLの具体例としては例えば昭和58年
電気四学会連合大会3−150頁「GaAsディジタル
集積回路」(東坂浅光)記載のものが知られている。As a specific example of this kind of SCFL, the one described in "GaAs Digital Integrated Circuit" (Asamitsu Tosaka), p. 3-150 of the 1981 National Conference of the Four Electrical Engineers of Japan is known.
LSIを設計する上においてこのよりなSCFLの出力
を更にレベルシフトしなければならないことが往々にし
て生じる。When designing an LSI, it often happens that the output of the SCFL must be further level-shifted.
第2図は従来技術によるSCFLのレベルシフト回路の
第一の例を示す。FIG. 2 shows a first example of a conventional SCFL level shift circuit.
第2図によればSCF’Lは一組のFET 200.2
01゜−組の負荷抵抗202 、203並び定電流源用
FET204によって構成されておj9FET201の
ゲートには電圧Vrefを有する基準電圧源205が接
続されている。このSCFLの出力にはF’E’l’2
06と負荷FET207から構成されるソースホロワ回
路が接続されている。According to Figure 2, SCF'L is a set of FETs 200.2
The j9 FET 201 is composed of a pair of load resistors 202 and 203 and a constant current source FET 204, and a reference voltage source 205 having a voltage Vref is connected to the gate of the j9 FET 201. The output of this SCFL is F'E'l'2.
06 and a source follower circuit consisting of a load FET 207 are connected.
第2図において出力電圧のレベルシフトはSCFLと直
列に設けられた2つのダイオード208ならびに209
によって行なわれている。In FIG. 2, the level shift of the output voltage is achieved by two diodes 208 and 209 installed in series with the SCFL.
It is carried out by
第2図に示した入力端子210にVref以上の電圧が
加えられるとFET204によって定められる電流Ic
はすべてFET200側を流れ、これによ、9FET2
01のドレイン電圧VOHはダイオード208,209
の順方向降下電圧Vfの2倍の電圧−2vfとなる。When a voltage higher than Vref is applied to the input terminal 210 shown in FIG. 2, the current Ic determined by the FET 204
all flows through the FET200 side, and as a result, 9FET2
The drain voltage VOH of 01 is the diode 208, 209
The voltage becomes -2vf, which is twice the forward direction drop voltage Vf.
一方入力端子210にVre f以下の電圧が加えられ
ると電流IcはすべてFET201を流れ、この時のF
ET201のドレイン電圧VOLは抵抗203の抵抗値
Rを用いて次式で表わされる。On the other hand, when a voltage lower than Vre f is applied to the input terminal 210, all the current Ic flows through the FET 201, and the FET at this time
The drain voltage VOL of the ET 201 is expressed by the following equation using the resistance value R of the resistor 203.
VOL = −2V(−RIc (1)
すなわちFET206のゲート・ソース間電圧をほぼO
vとすると第2図に示した紙力端子211には振幅RI
cでハイレベル出力電圧が一2vfである電圧が得られ
る。VOL = -2V(-RIc (1)
In other words, the voltage between the gate and source of FET 206 is approximately O.
v, the paper force terminal 211 shown in FIG.
At c, a voltage with a high level output voltage of 12vf is obtained.
第3図は従来技術によるSCFLのレベルシフト回路の
第2の例を示す。FIG. 3 shows a second example of an SCFL level shift circuit according to the prior art.
第3図において第2図と同一番号を付したものは第2図
と同一の構成要素を示す。In FIG. 3, the same numbers as in FIG. 2 indicate the same components as in FIG. 2.
第3図においては第2図と異な、9SCFL出力のレベ
ルシフトはFET206 、207から構成されるソー
スホロワに直列に挿入された2つのダイオード300.
301によって行なわれる。In FIG. 3, the level shift of the 9SCFL output, which is different from FIG. 2, is achieved by two diodes 300.
301.
(発明が解決しようとする問題点)
しかしながら第2図に示したレベルシフト回路において
は2つのダイオード208 、209がSCFL回路と
直列に挿入される為、電源電圧Vssが十分高いもので
ないと入力端子210に加えられる入力電圧のダイナミ
ックレンジに制限を与えることとまる。(Problem to be Solved by the Invention) However, in the level shift circuit shown in FIG. 2, two diodes 208 and 209 are inserted in series with the SCFL circuit, so if the power supply voltage Vss is not high enough, the input terminal This limits the dynamic range of the input voltage applied to 210.
一方、第3図に示したレベルシフト回路においてはSC
FLのハイレベル出力はOvであシ、この時FET20
6のドレイン・ゲート間電圧はOvとなシFET206
は非飽和状態となる。一般にFET206が非飽和状態
にある場合のソース・ゲート間電圧[Josは飽和状態
にある場合に比し、閾値電圧vTK対する依存度が大き
い。この為、第3図に示したレベルシフト回路の出力電
圧のVT依存性は第2図に示したレベルシフト回路よシ
も大きくなる。On the other hand, in the level shift circuit shown in FIG.
The high level output of FL is Ov, at this time FET20
The drain-gate voltage of FET 206 is Ov.
becomes unsaturated. In general, the source-gate voltage [Jos when the FET 206 is in a non-saturated state has a greater dependence on the threshold voltage vTK than when it is in a saturated state. Therefore, the VT dependence of the output voltage of the level shift circuit shown in FIG. 3 is greater than that of the level shift circuit shown in FIG. 2.
本発明の目的は入力電圧のダイナミックレンジを大きく
とることができ、且つまた出力電圧の7丁に対するバラ
ツキの小さなレベルシフト回路を得ることにある。SUMMARY OF THE INVENTION An object of the present invention is to obtain a level shift circuit which can have a wide dynamic range of input voltage and has small variations in output voltage among seven output voltages.
(問題を解決するための手段)
本発明によればSCFL回路と、前記SCF’L回路の
出力に入力を接続されたソースホロワ回路とから構成さ
れ、前記SCFLの高電位の電源と負荷との間忙設けら
れた第1のレベルシフト用二端子素子と、前記ソースホ
ロワ回路を構成するFETのソース端子と負荷との間に
設けられた第2のレベルシフト二端子素子とを更に付加
したことを特徴とするレベルシフト回路が得られる。(Means for Solving the Problem) According to the present invention, the circuit is composed of an SCFL circuit and a source follower circuit whose input is connected to the output of the SCF'L circuit, and is connected between the high potential power source of the SCFL and the load. A first level-shifting two-terminal element provided at the center and a second level-shifting two-terminal element provided between the source terminal of the FET constituting the source follower circuit and the load are further added. A level shift circuit is obtained.
(作用)
本発明はSCF’Lを直列に設けられたダイオードと、
ソースホロワに直列に挿入されたダイオードとによって
レベルシフトを行うことによシ、入力ダイナミックレッ
ジを確保するとともにソースホロワのFBTが非飽和状
態となるのを防ぐものである。(Function) The present invention includes a diode provided in series with SCF'L,
By performing a level shift with a diode inserted in series with the source follower, an input dynamic range is ensured and the FBT of the source follower is prevented from becoming unsaturated.
(実施例) 次にこの発明の実施例を図面を参照して説明する。(Example) Next, embodiments of the invention will be described with reference to the drawings.
第1図は本発明の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
図中、第2図と同一番号を付したものは、第2図と同一
の構成要素を示す。In the figure, the same numbers as in FIG. 2 indicate the same components as in FIG. 2.
第1図に示した本発明の実施例においてはSCFLと直
列にダイオード100が設けられておシ、更にFET2
06,207から構成されるソースホロワにもダイオー
ド101が挿入されている。In the embodiment of the invention shown in FIG. 1, a diode 100 is provided in series with the SCFL, and a
A diode 101 is also inserted in the source follower composed of 06 and 207.
第1図において入力端子210にVref以上の電圧が
加えられると電流ICはすべてFET 200を流れ、
これによfi FET201のドレイン端子には−Vf
の電圧が現われる。一方、入力端子210にVref以
下の電圧が加えられると電流ICはFET201を流れ
F ET 201のドレイン電圧は−Vf−RIcとな
る。In FIG. 1, when a voltage higher than Vref is applied to the input terminal 210, all current IC flows through the FET 200,
As a result, -Vf is applied to the drain terminal of fi FET201.
voltage appears. On the other hand, when a voltage lower than Vref is applied to the input terminal 210, the current IC flows through the FET 201 and the drain voltage of the FET 201 becomes -Vf-RIc.
このようにSCFL出力電圧は常に−vf以下の値を示
しFET 206が非飽和状態となるのを防いでいる。In this way, the SCFL output voltage always has a value less than or equal to -vf to prevent FET 206 from going out of saturation.
更にこのSCFL出力電圧はFET206のゲート端子
に加えられダイオード101の働きにより、更に層方向
電圧Vfだけシフトされる。このようにレベルシフトの
一部をソースホロワに負担させることによってSCFL
入力のダイナミックレンジが低減するのを防ぐことがで
きる。Further, this SCFL output voltage is applied to the gate terminal of FET 206, and by the action of diode 101, it is further shifted by layer direction voltage Vf. By burdening part of the level shift to the source follower in this way, SCFL
This can prevent the dynamic range of the input from being reduced.
(発明の効果)
以上述べたように本発明によれば入力電圧のダイナミッ
クレンジを充分確保することが可能で出力電圧の7丁に
対するバラツキの少ないレベルシフト回路が得られる。(Effects of the Invention) As described above, according to the present invention, it is possible to obtain a level shift circuit in which a sufficient dynamic range of input voltage can be ensured and there is little variation in output voltage among seven output voltages.
第′1図は本発明の実施例を示す図、第2図及び第3図
は従来技術によるレベルシフト回路の例を示す図である
。
図において%200,201,204,206.207
はノー第1図
Vss Vss
第2図
VSS Vss
第3図
Vss VssFIG. 1 is a diagram showing an embodiment of the present invention, and FIGS. 2 and 3 are diagrams showing examples of level shift circuits according to the prior art. In the figure %200, 201, 204, 206.207
No Figure 1 Vss Vss Figure 2 VSS Vss Figure 3 Vss Vss
Claims (1)
前記SCFL回路の出力に入力を接続されたソースホロ
ワ回路とから構成され、前記SCFLの高電位の電源と
負荷との間に設けられた第1のレベルシート用二端子素
子と、前記ソースホロワ回路を構成するFETのソース
端子と負荷との間に設けられた第2のレベルシフト二端
子素子とを更に付加したことを特徴とするレベルシフト
回路。a source-coupled FET logic (SCFL) circuit;
A source follower circuit whose input is connected to the output of the SCFL circuit, and a two-terminal element for a first level sheet provided between the high potential power source of the SCFL and the load, and the source follower circuit is configured. A level shift circuit further comprising a second level shift two-terminal element provided between the source terminal of the FET and the load.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61019436A JPS62176328A (en) | 1986-01-30 | 1986-01-30 | Level shift circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61019436A JPS62176328A (en) | 1986-01-30 | 1986-01-30 | Level shift circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62176328A true JPS62176328A (en) | 1987-08-03 |
Family
ID=11999234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61019436A Pending JPS62176328A (en) | 1986-01-30 | 1986-01-30 | Level shift circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62176328A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60160217A (en) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | Fet source coupling logic circuit |
-
1986
- 1986-01-30 JP JP61019436A patent/JPS62176328A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60160217A (en) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | Fet source coupling logic circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5920203A (en) * | 1996-12-24 | 1999-07-06 | Lucent Technologies Inc. | Logic driven level shifter |
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