JPS62169530U - - Google Patents
Info
- Publication number
- JPS62169530U JPS62169530U JP5732486U JP5732486U JPS62169530U JP S62169530 U JPS62169530 U JP S62169530U JP 5732486 U JP5732486 U JP 5732486U JP 5732486 U JP5732486 U JP 5732486U JP S62169530 U JPS62169530 U JP S62169530U
- Authority
- JP
- Japan
- Prior art keywords
- delay
- terminals
- group
- package
- delay line
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
Description
第１図は本考案の一実施例を示す斜視図、第２
図は本考案の一回路例を示す図、第３図ａ，ｂは
従来の構成を示す斜視図である。 １，１１……パツケージ、２，１２……デレイ
入出力端子、３，１３……調整接続端子、４……
デレイ素子、５……出力端子、２０……調整端子
スタツド。
図は本考案の一回路例を示す図、第３図ａ，ｂは
従来の構成を示す斜視図である。 １，１１……パツケージ、２，１２……デレイ
入出力端子、３，１３……調整接続端子、４……
デレイ素子、５……出力端子、２０……調整端子
スタツド。
Claims (1)
- デレイラインパツケージに於いて、各デレイ時
間を出力する端子群と、該端子群から任意のデレ
イ出力を選択接続して外部に取り出す為の出力端
子とを前記パツケージの上部に配設したことを特
徴とする調整端子付デレイライン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5732486U JPS62169530U (ja) | 1986-04-16 | 1986-04-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5732486U JPS62169530U (ja) | 1986-04-16 | 1986-04-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169530U true JPS62169530U (ja) | 1987-10-27 |
Family
ID=30886928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5732486U Pending JPS62169530U (ja) | 1986-04-16 | 1986-04-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169530U (ja) |
-
1986
- 1986-04-16 JP JP5732486U patent/JPS62169530U/ja active Pending