JPS62169459A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPS62169459A JPS62169459A JP1007886A JP1007886A JPS62169459A JP S62169459 A JPS62169459 A JP S62169459A JP 1007886 A JP1007886 A JP 1007886A JP 1007886 A JP1007886 A JP 1007886A JP S62169459 A JPS62169459 A JP S62169459A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- power supply
- wiring
- wiring layer
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000008188 pellet Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000010030 laminating Methods 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 6
- 238000003475 lamination Methods 0.000 abstract description 2
- 230000008021 deposition Effects 0.000 abstract 1
- 239000010953 base metal Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 7
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical group [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241000257465 Echinoidea Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分舒〕
本発明は半導体装置、特に、そのペレット取付基板に適
用して存効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application] The present invention relates to a technology that is effectively applied to a semiconductor device, and particularly to a pellet mounting substrate thereof.
ペレット取付基板には、搭載する半導体ペレットに対応
して、電源用、グランド用および信号用の各配線が形成
されている。The pellet mounting board has power supply, ground, and signal wiring formed in correspondence with the semiconductor pellets to be mounted.
一般に、上記配線はペレット取付基板を構成する基体上
に絶縁層を間に介して積層した金属層で形成されている
。上記積層構造は、たとえば基体上の第１絶縁層上に所
定形状の金属層からなる第１配線層を形成し、その上に
第２絶縁層を全面被着し、さらにその第２絶縁層上に第
２配線層を被着する如く、順次積層して形成されるもの
である。Generally, the above-mentioned wiring is formed of a metal layer laminated on a base constituting the pellet mounting board with an insulating layer interposed therebetween. The above-mentioned laminated structure includes, for example, forming a first wiring layer made of a metal layer having a predetermined shape on a first insulating layer on a base body, depositing a second insulating layer on the entire surface of the first wiring layer, and further overlaying the second insulating layer on the second insulating layer. It is formed by sequentially stacking layers such that the second wiring layer is applied to the second wiring layer.
なお、多層配線に関する技術については、昭和４３年１
１月２５日、丸善株式会社発行「集積回路ハンドブック
ＪＰ５２７〜Ｐ５２９に説明されている。Regarding the technology related to multilayer wiring,
It is explained in "Integrated Circuit Handbook JP527-P529" published by Maruzen Co., Ltd. on January 25th.
このように形成するペレット取付基板においては、配線
層が重合する場所と配線層の存在しない場所とでは大き
な段差が生じる。それ故、生しった段差部においては蒸
着形成する配線層または絶縁層が薄くなり、場合によっ
ては、断線または絶縁不良を発生することが考えられる
。そのため、上記方法による多層化は制約されるという
問題がある。In the pellet mounting board formed in this manner, a large step difference occurs between the location where the wiring layer overlaps and the location where the wiring layer does not exist. Therefore, the wiring layer or insulating layer formed by vapor deposition becomes thinner in the stepped portion, and in some cases, it is conceivable that disconnection or insulation failure may occur. Therefore, there is a problem in that multilayering using the above method is restricted.
一方、半導体装置においては、信号線の数が増大し、必
然的に消費電力が増える傾向にある。その場合、ベレッ
ト取付基板の配線の層数を増やさずに信号線の数を増大
させるためには、必然的に配線層の巾を狭（することが
必要となる。このように配線層の巾を狭くすることは、
１８号線においては信号の遅れを来し、電源においては
十分な電力を供給できないという事態を引き起こす。上
記事態は、電位の異なる複数の電源を必要どする半導体
装１の場合については、特に大きな問題となることが本
発明者により見い出された。On the other hand, in semiconductor devices, the number of signal lines increases, which inevitably tends to increase power consumption. In that case, in order to increase the number of signal lines without increasing the number of wiring layers on the bullet-mounted board, it is necessary to narrow the width of the wiring layer. Narrowing the
On Route 18, the signal is delayed, causing a situation where the power supply is unable to supply sufficient power. The inventors have found that the above situation becomes a particularly serious problem in the case of a semiconductor device 1 that requires a plurality of power supplies with different potentials.
本発明の目的は、ベレット取付基板について十分な大き
さの電力を供給できる技術を提供することにある。An object of the present invention is to provide a technique that can supply a sufficient amount of power to a pellet mounting board.
本発明の他の目的は、イ３頼性の高い多層配線を形成で
きる技術を提供することにある。Another object of the present invention is to provide a technique that can form highly reliable multilayer wiring.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、電源層およびグランド層を大きな平面として
形成する。また、上記電源層およびグランド層を基体上
に積層して電源系配線層を形成し、その上に信号系配線
層を形成する場合、その表面が平坦な電源系配線層の上
に上記信号系配線層を形成する。That is, the power supply layer and the ground layer are formed as large planes. In addition, when the power supply layer and the ground layer are laminated on the substrate to form a power supply wiring layer, and a signal wiring layer is formed on the power supply wiring layer, the signal wiring layer is placed on top of the power supply wiring layer whose surface is flat. Form a wiring layer.
上記した手段によれば、電気抵抗が大幅に低減できるた
め電流供給能力を大きくでき、一方、電源系配線層との
多層化に起因する段差が信号系配置１ＩＮｉに生む、る
ことを防止できるため、多層構造でありながらその存す
る配線層の重合により生じる段差を低減することができ
る。以上の手段により、大電力の供給、信頼性の向上を
図ることができるものである。According to the above-mentioned means, the electric resistance can be significantly reduced, so the current supply capacity can be increased, and on the other hand, it is possible to prevent the occurrence of a step difference in the signal system arrangement 1INi due to multilayering with the power supply wiring layer. Although it has a multilayer structure, it is possible to reduce the level difference caused by the polymerization of the existing wiring layers. By the means described above, it is possible to supply a large amount of electric power and improve reliability.
第１図は本発明による一実施例である半導体装置の拡大
部分断面図であり、第２図は上記半導体装置の概略を示
を断面図、さらに第３図はベレット取付ｌ＆仮の一バン
プｔｉを示す拡大部分断面図である。FIG. 1 is an enlarged partial cross-sectional view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view schematically showing the semiconductor device, and FIG. It is an enlarged partial sectional view showing.
本実施例の半導体装置は、第２図に示すようにパッケー
ジ基板であるそのベレット取付基板ｌがシリコンカーバ
イドを主成分とする材料で形成されている。このベレッ
ト取付基板１の電極形成面には、ハンプ電極２を介して
半導体ペレット３が取付けられており、この半導体ベレ
ット３は該取付裁板１に金−賜ろう材４で取付けられた
断面がほぼコ字状のキャップ５により封止保護されてい
る。上記ハンプ電極２は半田からなり、キャップ５はム
ライトからなる。In the semiconductor device of this embodiment, as shown in FIG. 2, the pellet mounting substrate 1, which is a package substrate, is made of a material containing silicon carbide as a main component. A semiconductor pellet 3 is attached to the electrode forming surface of the pellet mounting board 1 via a hump electrode 2, and the semiconductor pellet 3 has a cross section attached to the mounting board 1 with a gold brazing filler metal 4. It is sealed and protected by a substantially U-shaped cap 5. The hump electrode 2 is made of solder, and the cap 5 is made of mullite.
また、ベレット取付基板１の周縁部には、該基板１の内
側領域から引き出された配線電機（図示せず）に半田６
で外部端子７が取付けられている。Further, on the peripheral edge of the bullet mounting board 1, solder 6 is attached to a wiring electric machine (not shown) drawn out from the inner area of the board 1.
External terminal 7 is attached.
さらに、上記基板ｌの外側面には、放熱フィン８が高熱
伝導度フィラーを含存するシリコーンゴム等の接着剤９
を介して取付けられている。そして、上記半導体装置の
実装は、プリント基板（図示せず）等の実装基板の電極
に、前記外部端子７の外端部を半田等で取付けることに
より行うものである。Further, on the outer surface of the substrate l, the heat dissipating fins 8 are coated with an adhesive 9 made of silicone rubber or the like containing a high thermal conductivity filler.
It is installed through. The semiconductor device is mounted by attaching the outer ends of the external terminals 7 to electrodes of a mounting board such as a printed circuit board (not shown) using solder or the like.
第１図においては、ベレット取付基板ｌと半４体ペレッ
ト３との接続状態の概略が拡大して示しである。すなわ
ち、本実施例におけるベレット取付基板は、その基体１
ａがシリコンカーバイド（Ｓｉｃ）を主成分とする材料
からなる基板（以下シリコンカーバイド基板ともいう）
？形成されている。このシリコンカーバイド基）反ば、
たとえば特開昭５７−２５９Ｉ号公報に示される、シリ
コンカーバイド中４Ｊ、 Ｏ，１〜３．５車！ｄ％のへ
リリウムを含み、ホットプレスにより形成されたセラミ
ノりからなるものである。In FIG. 1, the outline of the connection state between the pellet mounting board 1 and the half-quad pellet 3 is shown in an enlarged scale. That is, the pellet mounting board in this embodiment has its base 1
A is a substrate made of a material whose main component is silicon carbide (Sic) (hereinafter also referred to as a silicon carbide substrate)
? It is formed. This silicon carbide group)
For example, the 4J, O, 1 to 3.5 car in silicon carbide shown in Japanese Patent Application Laid-Open No. 57-259I! It is made of ceraminol containing d% helium and formed by hot pressing.
これは、電気絶縁性、熱伝専性に優れ、シリコンに近い
熱膨張係数を持ち、機械的強度が大きいという特性を備
えているものである。This material has excellent electrical insulation and heat transfer properties, a coefficient of thermal expansion close to that of silicon, and high mechanical strength.
そして、それ自体が第１絶縁層として機能する基体１ａ
には、ベレット３に基準電位、たとえば回路の接地電位
を供給するためのグランド層ＩＯがそのほぼ全体にわた
って被着形成され、その上には第２絶縁層１１を介して
ベレット３に電源電位を供給するための電源ｒｒ！Ｊ１
２が同じくほぼ全体にわたって形成されている。この両
層１０および１２により電源系配線層が形成されている
。The base 1a itself functions as a first insulating layer.
, a ground layer IO for supplying a reference potential, for example, a circuit ground potential, to the pellet 3 is formed over almost the entire surface, and a power supply potential is applied to the pellet 3 via a second insulating layer 11 on top of the ground layer IO. Power supply to supply rr! J1
2 is also formed over almost the entire area. These two layers 10 and 12 form a power supply wiring layer.
上記電ｍ層１２の上には、第３絶縁層１１ａを介して信
号系配線層１３が形成されている。この信号系配線ｊｇ
１３には、所定パターンからなる多数の信号配線層が積
層形成されている。ただし、第１図においては、信号系
配線層１３に１つの信号配線［１４のみを代表して示し
である。A signal wiring layer 13 is formed on the electric m layer 12 via a third insulating layer 11a. This signal system wiring
13, a large number of signal wiring layers each having a predetermined pattern are laminated. However, in FIG. 1, only one signal wiring [14] in the signal wiring layer 13 is shown as a representative.
本実施例の半導体装置では、搭載されている半導体ベレ
ット３のグランド電極（図示せず）が、ベレット取付基
板のグランド層１０と電気的に接続されている下地金属
層１５上に溶着されたバンブ電極２ａを介して電気的に
導通されている。同様に、電源電極（図示せず）が電源
層１２に接続する下地金属層１５ａに溶着されたバンブ
電極２ｂを介して、また信号型ｐｉｌ（図示せず）が信
号配線層１４に接続する下地金ｉ層１５ｂに溶着された
バンブ電極２Ｃを介してそれぞれ電気的に導通されてい
る。ここで、下地金属層１５．１５ａ。In the semiconductor device of this embodiment, the ground electrode (not shown) of the mounted semiconductor pellet 3 is a bump welded onto the base metal layer 15 electrically connected to the ground layer 10 of the pellet mounting board. Electrical continuity is established via the electrode 2a. Similarly, a power supply electrode (not shown) is connected to the power supply layer 12 via the bump electrode 2b welded to the base metal layer 15a, and a signal type pil (not shown) is connected to the signal wiring layer 14 via the base metal layer 15a. They are electrically connected to each other via bump electrodes 2C welded to the gold i-layer 15b. Here, the base metal layer 15.15a.
１５ｂは、配線層のアルミニウムの上にクロム（Ｃｒ）
、銅（Ｃｕ）および金（Ａｕ）を順に重ねて被着、し
た３層（図示せず）に形成されたものである。15b is chromium (Cr) on the aluminum of the wiring layer.
, copper (Cu), and gold (Au) are sequentially deposited in three layers (not shown).
第３図において、前記配線層とバンブ電極２との関係を
グランドｊＥＪ１０を例に詳細に示す。本図においては
、グランド層１０とその上の第２絶縁層１１に被着され
た電Ｈ層１２とから電源系配線層が形成されている。こ
の電源系配線層の上には、第３絶縁層ｉｔａを介して第
１信号配線層１４ａが、さらにその上の第４絶縁ｆｆ１
ｌｌｂを介して第２信号配線層１４ｂが形成され、この
再配線層１４ａ、１４ｂにより信号系配線層１３が構成
されている。なお、第２信号配線層１４ｂの上には、フ
ァイナルパッシベーションである第５絶縁層１１Ｃによ
り第２信号配線層が保護されている。In FIG. 3, the relationship between the wiring layer and the bump electrode 2 is shown in detail using the ground jEJ10 as an example. In this figure, a power supply wiring layer is formed from a ground layer 10 and an electric H layer 12 deposited on a second insulating layer 11 thereon. On this power supply system wiring layer, a first signal wiring layer 14a is disposed via a third insulating layer ita, and a fourth insulating layer ff1 is further disposed above the first signal wiring layer 14a.
A second signal wiring layer 14b is formed via the rewiring layers 14a and 14b, and a signal system wiring layer 13 is constituted by the rewiring layers 14a and 14b. Note that on the second signal wiring layer 14b, the second signal wiring layer is protected by a fifth insulating layer 11C which is a final passivation layer.
前記第２絶縁層１１には、第１電源層を露出するための
開口部１６が形成され、第２１！１縁層より上には、該
開口部１Ｇを超える大きな開口部１６ａ −１５ｃが上
に行くにつれて順次拡大形成されている。上記開口部１
６ａ〜１６ｃの端面は、絶縁Ｊｌｉｉｌｌａ−ｉｔｃに
より形成され、その絶縁層１１ａ〜１ｌｃＯ下に位置す
る配線層は十分に絶縁されている。An opening 16 for exposing the first power supply layer is formed in the second insulating layer 11, and large openings 16a to 15c larger than the opening 1G are formed above the 21!1 edge layer. It is gradually enlarged and formed as it goes. Above opening 1
The end faces of 6a to 16c are formed of an insulating layer 11a to 1lcO, and the wiring layer located under the insulating layer 11a to 1lcO is sufficiently insulated.
上記のように、主として絶縁ＷＪ１１〜ｌｌｃの開口部
１６〜１６ｃにより１１Ｊｌ斜状に形成された開口穴に
は、その絶縁層表面に下地金属層１５が被着形成され、
該下地金属ＦＪ１５は最下端部でグランド層ｌＯと電気
的に接続されている。そして、上記下地金属層１５の上
には、バンブ電極２ａが溶着され、電ｔＡ層１０との電
気的導通が達成されている。すなわち、グランド層から
の導通引出用の電極が該グランド層に直接接続された下
地金属１５により形成されている。As described above, the base metal layer 15 is formed on the surface of the insulating layer in the opening hole formed in the 11Jl oblique shape mainly by the openings 16 to 16c of the insulating WJ11 to llc.
The base metal FJ15 is electrically connected to the ground layer IO at the lowermost end. A bump electrode 2a is welded onto the base metal layer 15 to achieve electrical continuity with the electrical tA layer 10. That is, the electrode for leading out conduction from the ground layer is formed of the base metal 15 directly connected to the ground layer.
他の前記バンブ電極２ｂまたは２Ｃについても、電気的
接続の方法は同様であり、形成する開口穴の深さが異な
るだけである。なお、前記開口部１６〜１６ｃや下地金
属層の形成は、いわゆるウニハエ程における通常のりソ
グラフィ技術により形成できるものである。For the other bump electrodes 2b or 2C, the electrical connection method is the same, and the only difference is the depth of the opening hole formed. Note that the openings 16 to 16c and the underlying metal layer can be formed by a normal lamination lithography technique used in so-called sea urchin flies.
以上説明した如く、本実施例の半導体装置においては、
そのペレット取付基板ｌのグランド層１０と電源１５１
２が該基板ｌのほぼ全体におよぶ平面層として形成され
ている。電源層１２には前記グランド層から４通を引き
出すために形成した開口部１６ａに対応する穴が開いて
いるのみである。As explained above, in the semiconductor device of this example,
The ground layer 10 and power supply 151 of the pellet mounting board l
2 is formed as a planar layer covering almost the entire substrate l. The power supply layer 12 only has holes corresponding to the openings 16a formed to draw out the four lines from the ground layer.
それ故に、上記両層により構成される電源系配線層はほ
ぼ平坦形状に形成できる。したがって、上記電源系配線
層の上に形成する信号系配線層１３では、電源系配線層
に起因して配線層または絶縁層に段差が生じることを防
止できる。したがって、生した段差部における配線層ま
たは絶縁層の被着厚の不足により断線または絶縁不良等
の電気的欠陥の発生を防止できる。また、信号配線層の
形成も、その形成面が平坦であるが故にそれだけ容易で
ある。なお、ベレット取付基板ｌの配線層には、グラン
ド用および電源用のバンプ電極を接続するため開口穴が
形成されているが、搭載する半導体ペレット３に対し数
個所であり、その開口穴により電源層および信号配線層
のパターン形成は余り影響を受けない。Therefore, the power supply wiring layer composed of both of the above layers can be formed into a substantially flat shape. Therefore, in the signal wiring layer 13 formed on the power wiring layer, it is possible to prevent the occurrence of a level difference in the wiring layer or the insulating layer due to the power wiring layer. Therefore, it is possible to prevent electrical defects such as disconnection or poor insulation due to insufficient thickness of the wiring layer or insulating layer in the stepped portion. Further, the formation of the signal wiring layer is also easier because the formation surface is flat. Note that opening holes are formed in the wiring layer of the pellet mounting board l to connect bump electrodes for ground and power supply, but there are only several holes for connecting the semiconductor pellet 3 to be mounted, and the opening holes allow the power supply to be connected to the semiconductor pellet 3 to be mounted. The patterning of layers and signal wiring layers is not significantly affected.
また、電源系と信号系とが分離されているため、信号配
線層を余裕をもって形成できる。その上、表面側に信号
系配線層を設けているため論理変更が容易でもある。Furthermore, since the power supply system and the signal system are separated, the signal wiring layer can be formed with sufficient margin. Furthermore, since the signal wiring layer is provided on the front side, logic changes are easy.
さらに、電源系配線層が大形平面として形成されている
ため、電気抵抗を大巾に低減でき、それだけ大きな電流
を流すことが可能となる。これは、ベレット取付基板１
のグランド［１０または電源層１２から半導体ペレット
３への導通引き出しについても同じことが言える。それ
は、通常の多層配線基板では、縦方向の導通は数μｍの
スルーホール配線を介して行われるが、本実施例では径
が数十μｍのバンプ電極２で直接行うからである。Furthermore, since the power supply wiring layer is formed as a large plane, electrical resistance can be greatly reduced, and a correspondingly large amount of current can flow. This is the bellet mounting board 1
The same can be said about the conduction from the ground [10 or the power supply layer 12 to the semiconductor pellet 3. This is because in a normal multilayer wiring board, vertical conduction is performed via through-hole wiring of several μm, but in this embodiment, conduction is performed directly by bump electrodes 2 with a diameter of several tens of μm.
同様に、グランドｒｆ！ｊｌＯおよび電源層１２が大形
平面状に形成されているため、その間の電気容量は極め
て大きく、そのため信号のノイズ低減を図ることもでき
る。Similarly, grand rf! Since jlO and the power supply layer 12 are formed in a large planar shape, the capacitance between them is extremely large, so that signal noise can be reduced.
また、広い面積に熱伝導性のよいアルミニウム（ｔｉｆ
ｉ系配線層）が積層形成されているため、ベレット取付
基板１の熱伝導性も向上でき、放熱性に優れた半導体装
置を提供できる。In addition, aluminum (TIF) with good thermal conductivity is used over a wide area.
Since the i-type wiring layer) is formed in a laminated manner, the thermal conductivity of the pellet mounting board 1 can also be improved, and a semiconductor device with excellent heat dissipation performance can be provided.
（１）、ベレット取付基板に、電源層およびグランド層
を大形平面として形成することにより、電気抵抗を大巾
に低減できるので、大電流の供給が可能となる。(1) By forming the power supply layer and the ground layer as large flat surfaces on the bullet mounting board, electrical resistance can be greatly reduced, making it possible to supply a large current.
（２）、前記（１）により、大きな消費電力を必要とす
る半導体ベレットを搭載することができる。(2) According to (1) above, it is possible to mount a semiconductor pellet that requires large power consumption.
（３）、前記（１）において、電源層およびグランド層
の間の電気容量が極めて大きいので、電位変化に起因し
て信号にノイズが発生することを防止できる。(3) In (1) above, since the capacitance between the power supply layer and the ground layer is extremely large, it is possible to prevent noise from occurring in the signal due to potential changes.
（４）、基体上に大形平面状の電源層およびグランド層
からなる電源系配線層を形成し、該電源系配線層上に信
号系配線層を形成することにより、電源系配線層の表面
を平坦形状にすることができるので、電源系配線層に起
因して信号系配線層に段差が生じることを防止できる。(4) By forming a power supply wiring layer consisting of a large planar power supply layer and a ground layer on the substrate, and forming a signal wiring layer on the power supply wiring layer, the surface of the power supply wiring layer is Since it is possible to have a flat shape, it is possible to prevent a difference in level from occurring in the signal wiring layer due to the power wiring layer.
（５）、前記（４）により、信号系配線層における配線
層の重合により生じる段差部およびその段差を低減でき
るので、該段差部の配線層または絶ｌ１ＩＷの薄状化が
原因となる断線または絶縁不良の電気的不良の発生を防
止できる。(5) According to the above (4), it is possible to reduce the step part and the step difference caused by the overlapping of the wiring layers in the signal wiring layer, so that it is possible to reduce the disconnection caused by the thinning of the wiring layer or I1IW in the step part. Electrical defects due to poor insulation can be prevented.
（６）、前記（４）において、電源系と信号系とが明確
に分離されていることから、信号系配線層と同一層に幅
広の電源系配線がないので、信号系配線層をゆとりをも
って形成でき、そのレイアウトが容易になる。(6) In (4) above, since the power supply system and the signal system are clearly separated, there is no wide power supply wiring on the same layer as the signal wiring layer, so the signal wiring layer is can be formed and its layout is easy.
ｆｉｌ、 ’ｉｉ源系配線層およびグランド用配線層と
半導体ペレットとの電気的接続をバンプ電極を介して直
接行うことにより、該半導体ベレットへの大電流の供給
を容易に行うことができる。fil, 'ii By directly electrically connecting the source interconnection layer and the ground interconnection layer to the semiconductor pellet via the bump electrode, a large current can be easily supplied to the semiconductor pellet.
（８）、前記（１１〜（６）により、大きな電力を供給
でき、かつ信頼性の高い半導体装置を提供できる。(8) With the above (11 to (6)), it is possible to provide a highly reliable semiconductor device that can supply a large amount of power.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Nor.
たとえば、配線［１０，１２は、接地電位、電源電位以
外の電位であっても固定電位が印加されるものであれば
よい。このようにした場合でも、上記実施例と同じく信
号系配線の状態をマイクロストリップラインの状態に近
値できるため、信号伝達特性が向上する。For example, the wirings [10, 12 may have a fixed potential other than the ground potential or power supply potential as long as they are applied with a fixed potential. Even in this case, the signal transmission characteristics are improved because the condition of the signal wiring can be approximated to that of the microstrip line as in the above embodiment.
なお、配線層１０に電源電位を、配線層１２に接地電位
をそれぞれ印加することによって、さらに信号系配線に
おける信号伝達特性を向上できる。Note that by applying a power supply potential to the wiring layer 10 and a ground potential to the wiring layer 12, the signal transmission characteristics in the signal system wiring can be further improved.
すなわち、比較的電位変動の多い電源電位供給線から信
号系配線を電位変動の少ない接地電位供給線によって遮
蔽（シールド）することができる。That is, the signal system wiring can be shielded from the power supply potential supply line, which has a relatively large potential variation, by the ground potential supply line, which has a small potential variation.
このようにすることによって、前述した本発明の効果を
…なうことなく、電気的特性を改善できるたとえば、ベ
レット取付基板の基体がシリコンカーバイドからなり、
配線形成材料がアルミニウム、絶縁剤が二酸化ケイ素か
らなるものについて説明したが、上記材料に限るもので
ないことはいうまでもない。下地金属層およびバンプ電
極についても同様である。By doing so, the electrical characteristics can be improved without sacrificing the effects of the present invention described above.For example, if the base of the pellet mounting board is made of silicon carbide,
Although the wiring forming material is made of aluminum and the insulating material is made of silicon dioxide, it goes without saying that the material is not limited to the above materials. The same applies to the base metal layer and bump electrodes.
また、電ｉｉが１層、信号層が２層のものについて説明
したが、電源層が２層以上であり、また信号層はＩＮで
あっても、さらには３層以上であってもよいことはいう
までもない。In addition, although the explanation has been made regarding the case where the power supply layer is one layer and the signal layer is two layers, the power supply layer may be two or more layers, and the signal layer may be IN or even three or more layers. Needless to say.
さらに、基体としてシリコンカーバイドを用いているた
め、該基体自体を第１絶縁層として示したが、基体が導
電性を有している場合には、第１絶縁層を二酸化ケイ素
等の絶縁材料で形成するものであってもよいことはいう
までもない。Furthermore, since silicon carbide is used as the base, the base itself is shown as the first insulating layer, but if the base has conductivity, the first insulating layer may be formed of an insulating material such as silicon dioxide. Needless to say, it may also be formed.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるパフケージ基板に適
用した場合について説明したが、それに限定されるもの
ではなく、たとえば、集積・ 回路と共に同一半導体
基板上に形成された多層配線を有する半導体ベレットそ
れ自体、または、シリコン（Ｓｉ）基板からなる複数の
半導体ベレットを搭載する配線専用基板である、いわゆ
るマザー千ツブに適用してもを効な技術である。In the above explanation, the invention made by the present inventor was mainly applied to a puff cage substrate, which is the background field of application, but the invention is not limited thereto. This technology is effective even when applied to the semiconductor pellet itself with multilayer wiring formed thereon, or to the so-called mother board, which is a wiring-specific board on which multiple semiconductor pellets made of a silicon (Si) substrate are mounted. be.
（発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。(Effects of the Invention) A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
半導体装置の多層配線における電流供給能力を向上し、
その平坦化により信顛性を向上することができる。Improving current supply capacity in multilayer wiring of semiconductor devices,
Reliability can be improved by flattening the surface.
第１図は本発明による一実施例である半導体装置の拡大
部分断面図、
ｍ２図は上記半導体装置の概略を示す断面図、第３図は
ベレット取付基板におけるーバンプ電極の接続状態を示
す拡大部分断面図である。
ｌ・・・ベレット取付基板、１ａ・・・基体、−２，２
ａ、 ２ｂ、２Ｃ−−・バンプ電極、３・・・半導体
ベレット、４・・・金−錫ろう材、５・・・キャンプ、
６・・・半田、７・・・外部端子、８・・・放熱フィン
、９・・・接着剤、１０・・・グランド層、１１・・・
第Ｈ＠縁層、ｌｌａ・・・第３絶縁層、ｌｌｂ・・・第
４絶縁層、１１Ｃ・・・第５絶縁層、１２・・・電源層
、１３・・・信号系配′ｆｊＡ層、１４・・・信号配線
層、１４ａ・・・第１信号配線層、１４ｂ・・・第２信
号配線層、１５．１５ａ、１５ｂ・−・下地金属層、１
６．１６ａ、１６ｂ、 １６ｃ・−−開口部。
代理人 弁理士 小 川 勝 男
第 １ 図
／Ｃｔ
第 ２ 図FIG. 1 is an enlarged partial sectional view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a sectional view schematically showing the semiconductor device, and FIG. FIG. l...Bellet mounting board, 1a...Base, -2,2
a, 2b, 2C--bump electrode, 3... semiconductor pellet, 4... gold-tin brazing material, 5... camp,
6... Solder, 7... External terminal, 8... Radiation fin, 9... Adhesive, 10... Ground layer, 11...
H @ edge layer, lla... third insulating layer, llb... fourth insulating layer, 11C... fifth insulating layer, 12... power supply layer, 13... signal system wiring 'fjA layer , 14... Signal wiring layer, 14a... First signal wiring layer, 14b... Second signal wiring layer, 15.15a, 15b... Base metal layer, 1
6.16a, 16b, 16c---Opening. Agent: Patent Attorney Katsoo Ogawa Figure 1/Ct Figure 2
Claims (1)
平面状に形成されてなる半導体装置。 ２、電源層が電位の異なる複数層からなることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３、ペレット取付基板が、基体上に電源層およびグラン
ド層を積層し、その上に信号配線層を積層して形成され
ていることを特徴とする特許請求の範囲第１項記載の半
導体装置。 ４、ペレット取付基板がＣＣＢチップ搭載用であり、上
記電源層またはグランド層がその上方にある積層部を開
口して形成した露出部でＣＣＢバンプを介して直接電気
的に接続されていることを特徴とする特許請求の範囲第
１項記載の半導体装置。[Claims] 1. A semiconductor device in which a power supply layer and a ground layer of a pellet mounting board are formed in a large planar shape. 2. The semiconductor device according to claim 1, wherein the power supply layer is composed of a plurality of layers having different potentials. 3. The semiconductor device according to claim 1, wherein the pellet mounting substrate is formed by laminating a power supply layer and a ground layer on a base body, and laminating a signal wiring layer thereon. 4. The pellet mounting board is for mounting a CCB chip, and the above power supply layer or ground layer is directly electrically connected via the CCB bump at the exposed part formed by opening the laminated part above it. A semiconductor device according to claim 1 characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007886A JPS62169459A (en) | 1986-01-22 | 1986-01-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007886A JPS62169459A (en) | 1986-01-22 | 1986-01-22 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169459A true JPS62169459A (en) | 1987-07-25 |
Family
ID=11740319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007886A Pending JPS62169459A (en) | 1986-01-22 | 1986-01-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169459A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683513A1 (en) * | 1994-04-26 | 1995-11-22 | International Business Machines Corporation | Electronic package with multilevel connections |
| US6429113B1 (en) | 1994-04-26 | 2002-08-06 | International Business Machines Corporation | Method for connecting an electrical device to a circuit substrate |
-
1986
- 1986-01-22 JP JP1007886A patent/JPS62169459A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0683513A1 (en) * | 1994-04-26 | 1995-11-22 | International Business Machines Corporation | Electronic package with multilevel connections |
| US5612573A (en) * | 1994-04-26 | 1997-03-18 | International Business Machines Corporation | Electronic package with multilevel connections |
| US5712192A (en) * | 1994-04-26 | 1998-01-27 | International Business Machines Corporation | Process for connecting an electrical device to a circuit substrate |
| CN1079582C (en) * | 1994-04-26 | 2002-02-20 | 国际商业机器公司 | Electronic package with multilevel connections |
| US6429113B1 (en) | 1994-04-26 | 2002-08-06 | International Business Machines Corporation | Method for connecting an electrical device to a circuit substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5502337A (en) | Semiconductor device structure including multiple interconnection layers with interlayer insulating films | |
| JP2916326B2 (en) | Pad structure of semiconductor device | |
| US5027188A (en) | Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate | |
| JP2755252B2 (en) | Semiconductor device package and semiconductor device | |
| JP4308671B2 (en) | Semiconductor device having wire bond pad and manufacturing method thereof | |
| JP3973340B2 (en) | Semiconductor device, wiring board, and manufacturing method thereof | |
| US7777333B2 (en) | Structure and method for fabricating flip chip devices | |
| US5220199A (en) | Semiconductor integrated circuit device in which a semiconductor chip is mounted with solder bumps for mounting to a wiring substrate | |
| US5060052A (en) | TAB bonded semiconductor device having off-chip power and ground distribution | |
| EP0863549B1 (en) | Semiconductor device comprising a wiring substrate | |
| US5291374A (en) | Semiconductor device having an opening and method of manufacturing the same | |
| WO2005114728A1 (en) | Semiconductor device, wiring board and manufacturing method thereof | |
| US8592968B2 (en) | Semiconductor device, semiconductor package, interposer, semiconductor device manufacturing method and interposer manufacturing method | |
| JP2008160019A (en) | Electronic component | |
| JP4678720B2 (en) | Circuit board and manufacturing method thereof, semiconductor device and manufacturing method thereof | |
| TWI485823B (en) | Semiconductor package structure and fabricating method of semiconductor package structure | |
| US7038309B2 (en) | Chip package structure with glass substrate | |
| JPH08148839A (en) | Hybrid integrated circuit device | |
| JP2011222738A (en) | Method of manufacturing semiconductor device | |
| JP3106493B2 (en) | Semiconductor device | |
| US6369331B1 (en) | Printed circuit board for semiconductor package and method of making same | |
| JPH0338043A (en) | Semiconductor integrated circuit device | |
| JPS62169459A (en) | Semiconductor device | |
| JPH11297883A (en) | Stackable semiconductor device and semiconductor device module | |
| JP2002057238A (en) | Integrated circuit package |