JPS62164296A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPS62164296A JPS62164296A JP61005965A JP596586A JPS62164296A JP S62164296 A JPS62164296 A JP S62164296A JP 61005965 A JP61005965 A JP 61005965A JP 596586 A JP596586 A JP 596586A JP S62164296 A JPS62164296 A JP S62164296A
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体メモリに関し、特にフンデンサに蓄積
された電荷をセンスアンプで読み出すダイナミックメモ
リＣＤ−ＲＡＭ）とフリップフロップでデータを記憶す
るスタティックメモリ（Ｓ−ＲＡＭ）とが同一半導体チ
ップ上に混在する半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial Application Field The present invention relates to semiconductor memory, and in particular to a dynamic memory (CD-RAM) in which charges accumulated in a capacitor are read out using a sense amplifier, and a static memory (CD-RAM) in which data is stored in a flip-flop. The present invention relates to a semiconductor memory in which a memory (S-RAM) is mixed on the same semiconductor chip.
（ロ）従来の技術
従来のダイナミックメモリは第２図の如く構成されてい
る。第２図に於いて、センスアンプ（１）の一対のセン
スノードにはビット線ＢＬ及び１１が設けられ、各々の
ビット線ＢＬ及び■には、ローアドレスデコーダ（図示
せず）から出力きれる複数のワード線Ｗによって選択さ
れるメモリセル（２）が複数接続されると共にローアド
レスデコーダから出力きれるダミーワード線ＤＷ及びＤ
Ｗ′で選択されるダミーセル（３）が接続される。また
、カラムアドレスデコーダ（図示せず）のカラム線φ、
によって制御詐れるＭＯＳ Ｆ ＥＴ（４）（５）が、
出力回路（図示せず）の入力に接続された出力線Ｉ１０
及び玩とビット線ＢＬ及び「１の間に設けられている。(B) Prior Art A conventional dynamic memory is constructed as shown in FIG. In FIG. 2, a pair of sense nodes of a sense amplifier (1) are provided with bit lines BL and 11, and each bit line BL and dummy word lines DW and D to which a plurality of memory cells (2) selected by the word line W are connected and which can be output from the row address decoder.
A dummy cell (3) selected by W' is connected. In addition, the column line φ of the column address decoder (not shown),
The MOS FETs (4) and (5) that are erroneously controlled by
Output line I10 connected to the input of an output circuit (not shown)
and the bit lines BL and 1.
第２図に示された回路に於いて、ビット線ＢＬ及び１工
のブリチ・Ｖ−ジ後、ワード線Ｗの一木、及び、ダミー
ワード線ＤＷあるいはＤＷ’が出力されることにより、
ビット線ＢＬ及びＢＬにメモリセル（２）とダミーセル
（３）が接続される。そこで、タイミング信号φ、１が
“１″となるとセンスアンプ（１）のセンス動作が開始
され、更に、タイミング信号φ。が“１”°となること
によりセンス動作が急速に進み、ビット線ＢＬ及び１１
に接続されたメモリセル（２）とダミーセル（３）に蓄
積された電荷の差によって発生する微弱な電位差がセン
スアンプ（１）によって増幅され、ビット線ＢＬ及び百
りの電位差が拡大する。そして、センス動作の終了した
タイミングに於いて、カラムアドレスデコーダからカラ
ム線φ７の一木が“１”′となることにより、一対のＭ
ＯＳ Ｆ Ｅ Ｔ（４）（５）がオンとなり、このＭＯ
Ｓ Ｆ Ｅ Ｔ（４）（５）を介してビット線ＢＬ及び
■１のデータが出力線Ｉ／。及び玩に送出され、出力回
路から出力される。In the circuit shown in FIG. 2, after the bit line BL and one bit line V-ji, a single word line W and a dummy word line DW or DW' are output, so that
A memory cell (2) and a dummy cell (3) are connected to the bit lines BL and BL. Therefore, when the timing signal φ,1 becomes "1", the sensing operation of the sense amplifier (1) is started, and furthermore, the timing signal φ,1 becomes "1". becomes “1”°, the sensing operation progresses rapidly, and the bit lines BL and 11
A weak potential difference generated by the difference in charges accumulated in the memory cell (2) and the dummy cell (3) connected to the bit line BL is amplified by the sense amplifier (1), and the potential difference between the bit lines BL and 100 is expanded. Then, at the timing when the sensing operation is completed, the column line φ7 becomes "1" from the column address decoder, so that the pair of M
OS FET(4)(5) is turned on and this MO
The bit line BL and the data of 1 are sent to the output line I/ through S F E T (4) and (5). and output from the output circuit.
上述の如く構成されたＤ−ＲＡＭは、昭和５８年７月１
８日に発行された日経エレクトロニクスの第１６９頁か
ら第１９２頁に記載されている。The D-RAM configured as described above was installed on July 1, 1988.
It is described on pages 169 to 192 of Nikkei Electronics published on the 8th.
（ハ）発明が解決しようとする問題点
ところで、第２図に示されたＤ−ＲＡＭに於いて、ロー
アドレスデータを印加した後、カラムアドレスデータを
印加する読み出し方法が通常の方法であるが、読み出し
スピードを速くするために、ローアドレスデータを印加
した後、カラムアドレスデータを印加する毎に、ビット
線ＢＬ及びＢＬを選択しデータを読み出すページモード
があるが、この場合、ワード線は電荷のチャージの型で
選択きれているため、ワード線が選択されている期間は
一定時聞く１０μｓ）以内であり、カラムアドレスのア
クセスは一定時間以上はできないものである。そこで、
スタティックにカラムアドレスのアクセスが行えるスタ
ティックカラム方式が実現されている。(c) Problems to be Solved by the Invention Incidentally, in the D-RAM shown in FIG. 2, the normal reading method is to apply column address data after applying row address data. In order to increase the read speed, there is a page mode in which bit lines BL and BL are selected and data is read every time column address data is applied after applying row address data. In this case, the word line is charged Since the word line is selected by the type of charge, the period during which the word line is selected is within 10 μs at a certain time, and column address access cannot be made for more than a certain period of time. Therefore,
A static column method has been implemented in which column addresses can be accessed statically.
しかしながら、ページモード及びスタティックカラム方
式のいずれにしても、リフレッシュタイミングに於いて
は、アクセスを止めてリフレッシュ動作を行わなければ
ならず、リフレッシュ後に再度ローアドレス及びカラム
アドレスを印加してアクセスを行わなければならない欠
点があった。However, in both the page mode and the static column method, at refresh timing, access must be stopped and a refresh operation performed, and after refresh, the row address and column address must be applied again to perform access. There were certain drawbacks.
（ニ）問題点を解決するための手段
本発明は、上述した点に鑑みて為されたものであり、複
数のセンスアンプのセンスノードに接続されたビット線
と複数のワード線との間にダイナミックメモリセルが配
置されたＤ−ＲＡＭ部と、該Ｄ−ＲＡＭ部から導出され
るビット線と複数の入出力線との間に各々設けられたゲ
ートを複数個単位で選択するカラムアドレスデコーダと
、複数の入出力線とカラムアドレスデコーダからの選択
信号線との間にスタティックメモリセルが配置された５
−ＲＡＭ部とを備え、カラムアドレスデコーダをＤ−Ｒ
ＡＭ部と５−ＲＡＭ部の中間に配置し、カラムアドレス
デコーダからの選択信号線をＤ−ＲＡＭ部と５−ＲＡＭ
部の両方向に延在したものであり、Ｄ−ＲＡＭ部に延在
された選択信号線が前記ゲートの複数に接続され、５−
ＲＡＭ４一
部に延在された選択信号線がスタティックメモリセルに
接続される。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned points. A column address decoder that selects a plurality of gates each provided between a D-RAM section in which dynamic memory cells are arranged, a bit line derived from the D-RAM section, and a plurality of input/output lines; , a static memory cell is arranged between a plurality of input/output lines and a selection signal line from a column address decoder.
- RAM section, column address decoder D-R
It is placed between the AM section and the 5-RAM section, and the selection signal line from the column address decoder is connected to the D-RAM section and the 5-RAM section.
A selection signal line extending to the D-RAM section is connected to a plurality of the gates, and the selection signal line extends in both directions of the D-RAM section.
A selection signal line extending over a portion of RAM 4 is connected to a static memory cell.
（ホ）作用
上述の手段によれば、ローアドレスデータが先ず印加さ
れるとワード線Ｗによって選択されたダイナミックメモ
リセルの電荷量に応じた電位差がセンスアンプのセンス
動作によってビット線ＢＬ及びＢＬに発生する。次に、
カラムアドレスデータを印加するとカラムアドレスデコ
ーダからの選択信号線Ｙの一木が励起され、その選択さ
れた一木に接続されたゲートを介してビット線ＢＬ及び
ＢＬに読み出されたデータが、複数ビット単位、例えば
４ビツトあるいは８ビツトで入出力信号線Ｉ１０に送出
きれ、外部のデータ端子に印加詐れると共に、入出力信
号線Ｉ１０に送出されたデータは、選択信号線Ｙの一木
によって選択されたスタティックメモリセルに記憶保持
される。その後、同一カラムアドレスデータを印加する
ことにより、スタティックメモリセルに記憶保持された
データが入出力信号線１１０に読み出きれ、外部のデー
タ端子から取り出される。この場合、カラムアドレスデ
コーダがＤ−ＲＡＭ部と５−ＲＡＭ部との間に配置され
ているためカラムアドレスデコーダからの選択信号線Ｙ
は直線的に配線され、選択信号線Ｙ間の間隔が広くなり
、スタティックメモリセルの配置が容易になる。(e) Effect According to the above-described means, when row address data is first applied, a potential difference corresponding to the amount of charge of the dynamic memory cell selected by the word line W is applied to the bit lines BL and BL by the sense operation of the sense amplifier. Occur. next,
When column address data is applied, one tree of selection signal lines Y from the column address decoder is excited, and the data read out to the bit lines BL and BL through the gate connected to the selected one is transmitted to multiple bit lines BL and BL. The data sent to the input/output signal line I10 in bit units, for example 4 bits or 8 bits, is not applied to the external data terminal, and the data sent to the input/output signal line I10 is selected by the selection signal line Y. The data is stored and held in static memory cells. Thereafter, by applying the same column address data, the data stored and held in the static memory cells can be completely read out to the input/output signal line 110 and taken out from the external data terminal. In this case, since the column address decoder is arranged between the D-RAM section and the 5-RAM section, the selection signal line Y from the column address decoder
are wired in a straight line, and the spacing between the selection signal lines Y becomes wide, making it easy to arrange the static memory cells.
くべ）実施例
第１図は本発明の実施例を示すブロック図である。り６
）はＤ−ＲＡＭ部、（１４）はカラムアドレスデコーダ
、（１８〉は５−ＲＡＭ部であり、Ｄ−ＲＡＭ部（６）
と５−ＲＡＭ部（１８）の中間にカラムアドレスデコー
ダ（１４）が配置されている。Ｄ−ＲＡＭ部（６）は、
複数のセンスアンプ（７）と、センスアンプ（７）のセ
ンスノードに各々接続された複数のビット線ＢＬｉ及び
「工１（ｉ＝１〜ｍ）と、ローアドレスデコーダ（８）
から出力される複数のワード線Ｗｉ（ｉ＝１．２．・・
・）と各々のビット線ＢＬｉ及びＢＬｉとの交点に配置
されたダイナミックメモリセル（９）とから構成される
。センスアンプ（７）は、周知のゲーテイツトフリップ
フロップ型のセンスアンプであり、タイミング信号φ５
１及びφｓ２が印加されたＭＯＳ Ｆ ＥＴ（１０）及
び（１１）によって、センス動作が制御される。即ち、
ローアドレスデコーダ（８）にローアドレスデータが印
加されると、そのデータに従ったワード線Ｗｉ及びダミ
ーワード線ＤＷあるいはＤＷ’が励起され、各々に接続
されたダイナミックメモリセル（９）とダミーセル（１
２）との蓄積電荷量の差に応じた微少電位差が各々のビ
ット線ＢＬｉ及びＢＬｉ間に生じ、その電位差は、タイ
ミング信号φ９．及び≠５．によって制御されるセンス
アンプ（７）のセンス動作により拡大する。Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention. ri6
) is the D-RAM section, (14) is the column address decoder, (18> is the 5-RAM section, and the D-RAM section (6)
A column address decoder (14) is arranged between the 5-RAM section (18) and the 5-RAM section (18). The D-RAM section (6) is
A plurality of sense amplifiers (7), a plurality of bit lines BLi and 1 (i=1 to m) each connected to the sense node of the sense amplifier (7), and a row address decoder (8).
A plurality of word lines Wi (i=1.2...
) and each bit line BLi and a dynamic memory cell (9) arranged at the intersection with BLi. The sense amplifier (7) is a well-known gated flip-flop type sense amplifier, and receives a timing signal φ5.
The sensing operation is controlled by MOS FETs (10) and (11) to which 1 and φs2 are applied. That is,
When row address data is applied to the row address decoder (8), the word line Wi and dummy word line DW or DW' according to the data are excited, and the dynamic memory cell (9) and dummy cell ( 1
A minute potential difference occurs between each bit line BLi and BLi in accordance with the difference in the amount of accumulated charge between the timing signal φ9. and ≠5. The signal is expanded by the sensing operation of the sense amplifier (7) controlled by.
また、Ｄ−ＲＡＭ部＜６）の各々のビット線ＢＬｉ及び
−と複数の入出力線ｌ１０ｉ、 ｌ１０ｉ（ｉ ＝ １
〜８）との間には、タイミング信号φ５．で制御される
ＭＯＳ Ｆ ＥＴ（１３）と、カラムアドレスデコーダ
く１４）から出力される選択信号線Ｙｉ（ｉ＝１〜ｎ）
で制御されるＭＯＳ Ｆ ＥＴ（１５）が設けられる。Further, each bit line BLi and - of the D-RAM section <6) and a plurality of input/output lines l10i, l10i (i = 1
to 8), a timing signal φ5. The selection signal line Yi (i=1 to n) output from the MOS FET (13) controlled by the column address decoder (14)
A MOS FET (15) controlled by the MOS FET (15) is provided.
入出力信号線ｌ１０ｉ及びｌ１０ｉは、入出カバ・ンフ
ァ（１６）を介して８個のデータ入出力端子（１７）と
接続される＝７−
と共に、５−ＲＡＭ部（１８）に延在される。The input/output signal lines l10i and l10i are connected to eight data input/output terminals (17) via an input/output cover amplifier (16) and are extended to the 5-RAM section (18). .
カラムアドレスデコーダ（１４）は入出力信号線■１０
ｉ及びｌ１０ｉが設けられた領域と５−ＲＡＭ部（１８
）の間に設けられ、カラムアドレスデコーダ（１４）か
らは、選択信号線ＹｉがＤ−ＲＡＭ部（６）と５−ＲＡ
Ｍ部（１８）の両方向に直線的に導出きれる。Ｄ−ＲＡ
Ｍ部（６）方向に導出された選択信号線Ｙｉは、２×８
個（７）Ｍ ＯＳ Ｆ Ｅ Ｔ（１５）（７）ゲートに
各々接続される。Column address decoder (14) is input/output signal line ■10
The area where i and l10i are provided and the 5-RAM section (18
), and a selection signal line Yi is provided from the column address decoder (14) to the D-RAM section (6) and the 5-RA
It can be linearly derived in both directions of the M part (18). D-RA
The selection signal line Yi led out in the M section (6) direction is 2×8
(7) MOS FET (15) (7) are connected to the gates, respectively.
５−ＲＡＭ部（１８）は、カラムアドレスデコーダ（１
４〉を迂回して延在された入出力信号線ｌ１０ｉ及び１
１０ｉと、カラムアドレスデ−ダク１４）から５−ＲＡ
Ｍ部（１８）方向に直線的に導出された選択信号線Ｙｉ
とが直交し、その交点にスタティックメモリセル（１９
）が配置される。スタティックメモリセル（１９）は、
Ｃ−ＭＯ３あるいはシングルチャンネルＭＯ８から成る
２個のインバータの入出力が互いにクロス接続されて構
成され、その接続点と入出力信号線１１０ｉ及びｌ１０
ｉとの間に、選択信号線Ｙｉがゲートに接続されたＭＯ
Ｓ Ｆ ＥＴが接続される。5-RAM section (18) has a column address decoder (1
Input/output signal lines l10i and 1 extended by bypassing 4>
10i and column address data 14) to 5-RA
Selection signal line Yi linearly derived in the M section (18) direction
are orthogonal to each other, and a static memory cell (19
) is placed. The static memory cell (19) is
The inputs and outputs of two inverters consisting of C-MO3 or single channel MO8 are cross-connected to each other, and the connection point and input/output signal lines 110i and l10
i, the MO whose gate is connected to the selection signal line Yi
SFET is connected.
ここで、選択信号線Ｙｉはカラムアドレスデコーダ（１
４）から直線的に延在されるため、選択信号線Ｙｉ間の
間隔が比較的広くなり、素子数の多いスタティックメモ
リセル（１９）及び読み出し書き込み用のＭＯＳ Ｆ
ＥＴを配置し易くなる。この５−ＲＡＭ部（１８）の容
量は、選択信号線Ｙｉの数ｎと入出力信号線ｌ１０ｉ及
び１１０ｉの数「８」との積、８ｎであり、この容量は
、Ｄ−ＲＡＭ部（６）に於いて、−木のワード線Ｗｉで
選択され読み出されるビット数「ｍ」と等しい。Here, the selection signal line Yi is connected to the column address decoder (1
4), the interval between the selection signal lines Yi is relatively wide, and the static memory cell (19) with a large number of elements and the MOS F for reading and writing
It becomes easier to place ET. The capacity of this 5-RAM section (18) is 8n, which is the product of the number n of selection signal lines Yi and the number "8" of input/output signal lines l10i and 110i. ), it is equal to the number of bits "m" selected and read by the -tree word line Wi.
前述の如く、ローアドレスデータを印加することによっ
てＤ−ＲＡＭ部＜６）の各々のビットｆｌｌｉＢＬｉ及
び「口にデータが読み出された状態に於いて、タイミン
グ信号≠３．が“１″となってＭＯＳＦＥＴ（１３）が
オンとなり、更に、カラムアドレスデータの印加により
カラムアドレスデコーダ（１４）の選択信号Ｙｉが一木
励起されると、その選択信号線Ｙｉに接続された１６個
（７）Ｍ ＯＳ Ｆ Ｅ Ｔ（１５）がオンとなるため
、ビット線ＢＬｉ及びＢＬｉに読み出されたデータが８
ビット単位でＭＯＳＦＥＴ（１３）及び（１５）を介し
て入出力信号線ｌ１０ｉ及びｌ１０ｉに送出される。こ
のとき、励起された選択信号線Ｙｉに接続された８個の
スタティックメモリセル（１９）のＭＯＳ Ｆ ＥＴが
オンとなるため、入出力信号線ｌ１０ｉ及びｌ１０ｔに
伝達されたデータは、８個のスタティックメモリセル（
１９）に記憶保持される。その後、タイミナグ信号φ５
．が“０″となることによッテＭｏ Ｓ Ｆ Ｅ Ｔ（
１３）がｔ７となると、Ｄ−ＲＡＭ部（６）は入出力信
号線ｌ１０ｉ及び１１０ｉと切り離される。従って、こ
の状態ではＤ−ＲＡＭ部（６）のリフレッシュが自由に
行え、また、リフレッシュ中に前記と同じカラムアドレ
スデータを印加するとすでにデータの記憶保持をしてい
る８個のスタティックメモリセル（１９）が選択信号線
Ｙｉによって選択され、入出力信号線ｌ１０ｉ及びｌ１
０ｉに記憶されたデータが８ビット単位で送出される。As mentioned above, by applying the row address data, the timing signal ≠ 3 becomes "1" in the state where data is read out to each bit fliBLi and ``bit'' of the D-RAM section <6). When the selection signal Yi of the column address decoder (14) is excited by the application of column address data, the 16 MOSFETs (7) M Since OS FET (15) is turned on, the data read to the bit lines BLi and BLi is 8.
The signal is sent bit by bit to input/output signal lines l10i and l10i via MOSFETs (13) and (15). At this time, the MOS FETs of the eight static memory cells (19) connected to the excited selection signal line Yi are turned on, so the data transmitted to the input/output signal lines l10i and l10t is transmitted to the eight static memory cells (19). Static memory cell (
19). After that, the timing signal φ5
．． becomes “0”, so that Mo S F E T (
13) becomes t7, the D-RAM section (6) is disconnected from the input/output signal lines l10i and 110i. Therefore, in this state, the D-RAM section (6) can be refreshed freely, and when the same column address data as above is applied during refresh, the eight static memory cells (19 ) is selected by the selection signal line Yi, and the input/output signal lines l10i and l1
The data stored in 0i is sent out in 8-bit units.
一方、ワード線ＷｉによってＤ−ＲＡＭ部（６）のビッ
ト線ＢＬｉ及びＢＬｉにデータが読み出された状態に於
いて、選択信号Ｙ１、Ｙ６、・・・Ｙｎが順次励起きれ
るようにカラムアドレスを印加すれば、Ｄ−ＲＡＭ部（
６）で読み出されたデータはすべて５−ＲＡＭ部（１８
）に記憶されることになり、その後、任意のカラムアド
レスデータを印加することによっていつでもデータを取
り出すことができる。On the other hand, in a state in which data is read to the bit lines BLi and BLi of the D-RAM section (6) by the word line Wi, the column address is set so that the selection signals Y1, Y6, . . . Yn are sequentially excited. If applied, the D-RAM section (
All data read in 6) is stored in the 5-RAM section (18
), and thereafter the data can be retrieved at any time by applying any column address data.
（ト）発明の効果
上述の如く本発明によれば、Ｄ−ＲＡＭと５−ＲＡＭと
がワンチップ上に内蔵され、完全スタティックカラム方
式の半導体メモリが得られるものであり、カラムアドレ
スのアクセス時間がＤ−ＲＡＭの場合に比べ大幅に短く
なる利点を有している。また、５−ＲＡＭのカラムアド
レスデコーダとＤ−ＲＡＭのカラムアドレスデコーダと
が同一であるため、デコーダ数を増加する必要がない。(G) Effects of the Invention As described above, according to the present invention, a D-RAM and a 5-RAM are built on one chip, and a completely static column type semiconductor memory is obtained, and the column address access time is reduced. It has the advantage of being significantly shorter than that of D-RAM. Further, since the column address decoder of the 5-RAM and the column address decoder of the D-RAM are the same, there is no need to increase the number of decoders.
更に、カラムアドレスデコーダからＤ−ＲＡＭ部及び５
−ＲＡＭ部への選択信号線の配線引回しが少なくなり、
パターン設計が容易となる利点を有している。Further, from the column address decoder to the D-RAM section and 5
-The wiring of selection signal lines to the RAM section is reduced,
This has the advantage that pattern design is easy.
第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。
（６）・・・Ｄ−ＲＡＭ部、 （７）・・・センスアン
プ、（８）・・・ローアドレスデコーダ、（９）・・・
ダイナミックメモリセル、（１２）・・・ダミーセル、
（１３）・・・ＭＯＳＦＥＴ、 （１４）・・・カラ
ムアドレスデコーダ、（１５）・・・ＭＯＳＦＥＴ、
（１６）・・・入出力バッファ、（１７）・・・デー
タ入出力端子、 （１８）・・・５−ＲＡＭ部、（１９
）・・・スタティックメモリセル。
出願人 三洋電機株式会社 外１名
代理人 弁理士 佐 野 静 夫
■賢−！二Ｙニー−多−置FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional example. (6)...D-RAM section, (7)...Sense amplifier, (8)...Row address decoder, (9)...
Dynamic memory cell, (12)... dummy cell,
(13)...MOSFET, (14)...Column address decoder, (15)...MOSFET,
(16)...I/O buffer, (17)...Data input/output terminal, (18)...5-RAM section, (19)...
)...Static memory cell. Applicant Sanyo Electric Co., Ltd. and 1 other agent Patent attorney Shizuka Sano Ken! 2Y knee multi-position
Claims (1)
ット線と複数のワード線との間にダイナミックメモリセ
ルが配置されたＤ−ＲＡＭ部と、該Ｄ−ＲＡＭ部から導
出される前記ビット線と複数の入出力線との間に各々設
けられたゲートを複数個単位で選択するカラムアドレス
デコーダと、前記複数の入出力線と前記カラムアドレス
デコーダからの選択信号線の間にスタティックメモリセ
ルが配置されたＳ−ＲＡＭ部とを備え、前記カラムアド
レスデコーダを前記Ｄ−ＲＡＭ部とＳ−ＲＡＭ部の中間
に配置し、前記カラムアドレスデコーダからの選択信号
線を前記Ｄ−ＲＡＭ部とＳ−ＲＡＭ部の両方向に延在す
ることを特徴とする半導体メモリ。1. A D-RAM section in which a dynamic memory cell is arranged between a bit line connected to a sense node of a plurality of sense amplifiers and a plurality of word lines, and the bit line led out from the D-RAM section. A column address decoder that selects a plurality of gates each provided between a plurality of input/output lines, and a static memory cell arranged between the plurality of input/output lines and a selection signal line from the column address decoder. The column address decoder is arranged between the D-RAM section and the S-RAM section, and the selection signal line from the column address decoder is connected between the D-RAM section and the S-RAM section. A semiconductor memory characterized by extending in both directions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005965A JPS62164296A (en) | 1986-01-14 | 1986-01-14 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005965A JPS62164296A (en) | 1986-01-14 | 1986-01-14 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62164296A true JPS62164296A (en) | 1987-07-20 |
Family
ID=11625588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005965A Pending JPS62164296A (en) | 1986-01-14 | 1986-01-14 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164296A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603009A (en) * | 1990-12-25 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including a data transfer circuit for transferring data between a DRAM and an SRAM |
| US6333873B1 (en) | 1991-02-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an internal voltage generating circuit |
-
1986
- 1986-01-14 JP JP61005965A patent/JPS62164296A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603009A (en) * | 1990-12-25 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including a data transfer circuit for transferring data between a DRAM and an SRAM |
| US6170036B1 (en) | 1990-12-25 | 2001-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and data transfer circuit for transferring data between a DRAM and a SRAM |
| US6434661B1 (en) | 1990-12-25 | 2002-08-13 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory including register for storing data input and output mode information |
| US6333873B1 (en) | 1991-02-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an internal voltage generating circuit |
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