JPS62159545A - 信号伝送方式 - Google Patents
信号伝送方式Info
- Publication number
- JPS62159545A JPS62159545A JP61000530A JP53086A JPS62159545A JP S62159545 A JPS62159545 A JP S62159545A JP 61000530 A JP61000530 A JP 61000530A JP 53086 A JP53086 A JP 53086A JP S62159545 A JPS62159545 A JP S62159545A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clocks
- phase
- reception signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は同期したクロックで動作する装置間で信号を送
る場合、受信側で受信信号に最適な位相のクロックを選
択するに適した信号伝送方式に関する。
る場合、受信側で受信信号に最適な位相のクロックを選
択するに適した信号伝送方式に関する。
従来の信号伝送方式では平出他「ディジタル網における
局内パルス伝送の検討」電子通信学会技術資料ＣＳ ７
７−１７１ （１９７７）に記載のように、受信側にお
いて多相のクロックを発生させ、それぞれを受信信号の
立下り点でラッチし、１，０の判定を行い、最適位相の
クロックを選択していた。
局内パルス伝送の検討」電子通信学会技術資料ＣＳ ７
７−１７１ （１９７７）に記載のように、受信側にお
いて多相のクロックを発生させ、それぞれを受信信号の
立下り点でラッチし、１，０の判定を行い、最適位相の
クロックを選択していた。
高速伝送では伝送路、受信機の帯域劣化から受信パルス
の立下り時間が遅くなりラッチする時点のジッタが増加
する。また多相クロックのデユーティが５０％からずれ
ると誤りを発生しやすい等の問題があった。
の立下り時間が遅くなりラッチする時点のジッタが増加
する。また多相クロックのデユーティが５０％からずれ
ると誤りを発生しやすい等の問題があった。
本発明の目的は、受信信号が帯域劣化を受けた場合にも
最適位相を選択できる信号伝送方式を提供することにあ
る。
最適位相を選択できる信号伝送方式を提供することにあ
る。
受信側で発生させる多相のクロックは十分速い立上り立
下りであり、またジッタを抑圧されている。そこでこの
多相クロックで受信信号を識別し、受信信号と多相クロ
ックとの位相関係を調べることにより受信信号の帯域劣
化の影響なしに最適位相クロックを選択するものである
。
下りであり、またジッタを抑圧されている。そこでこの
多相クロックで受信信号を識別し、受信信号と多相クロ
ックとの位相関係を調べることにより受信信号の帯域劣
化の影響なしに最適位相クロックを選択するものである
。
以下、本発明の一実施例を第１図、および第２図により
説明する。実施例では伝送符号としてスクランブルした
Ｎ ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）
符号を用い、受信側では４相のクロックを用いている。
説明する。実施例では伝送符号としてスクランブルした
Ｎ ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）
符号を用い、受信側では４相のクロックを用いている。
まず第１図により実施例の構成を説明する。同図におい
て端子１には別送されたクロックが入力され、多相タロ
ツク発生回路２により４相のクロックｂ、ｃ、ｄおよび
ｅが作られる。多相クロック発生回路２はクロック周期
の１／４に相当する遅延素子１０および４つのゲート６
ｂ、６ｃ。
て端子１には別送されたクロックが入力され、多相タロ
ツク発生回路２により４相のクロックｂ、ｃ、ｄおよび
ｅが作られる。多相クロック発生回路２はクロック周期
の１／４に相当する遅延素子１０および４つのゲート６
ｂ、６ｃ。
６ｄ、６ｅから成る。従って４相のクロックｂ。
ａ、ｄ、ｅはそれぞれ９０度ずつ位相が異なる。
これらの４相クロックｂ、Ｑ、ｄ、ｅは選択手段３でそ
のうちの２つだけが選ばれる６選択手段３は同一の選択
回路１１および１２（ＥＣＬのＩＣ。
のうちの２つだけが選ばれる６選択手段３は同一の選択
回路１１および１２（ＥＣＬのＩＣ。
ＨＤ １００１６４等）から成り、外部からの制御信号
により各々、４相クロックｂ、Ｑ、ｄ、ｅのうち１つを
選ぶ。同図に示す結線により選択回路１１および１２か
らは１８０度位相の異なるクロックが出力される。組合
せはｂ−ｄ、 ｃ−ｅ、 ｄ−ｂおよびｅ −ｃの４種
類がある。受信信号ａは識別器４で、選択手段３で選ば
れたクロックそれぞれで識別する。識別器４ではフリッ
プフロップを２個用いている。５は位相検出回路である
。１４は識別器４のブリップフロップの遅延より少し大
きな遅延量を持つ素子である。排他的論理素子１３には
識別器４の出力が入力される。従って識別器４内の２つ
のフリップフロップの出力が同一の場合にのみ論理積素
子１５からパルスが出力される。
により各々、４相クロックｂ、Ｑ、ｄ、ｅのうち１つを
選ぶ。同図に示す結線により選択回路１１および１２か
らは１８０度位相の異なるクロックが出力される。組合
せはｂ−ｄ、 ｃ−ｅ、 ｄ−ｂおよびｅ −ｃの４種
類がある。受信信号ａは識別器４で、選択手段３で選ば
れたクロックそれぞれで識別する。識別器４ではフリッ
プフロップを２個用いている。５は位相検出回路である
。１４は識別器４のブリップフロップの遅延より少し大
きな遅延量を持つ素子である。排他的論理素子１３には
識別器４の出力が入力される。従って識別器４内の２つ
のフリップフロップの出力が同一の場合にのみ論理積素
子１５からパルスが出力される。
１６．１７はカウンタである。カウンタ１６は誤動作防
止のためのもので、カウンタ１７は選択手段３の制御用
であり、ここでは両方とも４段のカウンタを用いている
。識別器４の出力が同一符号の場合が４回あると、カウ
ンタ１６からパルスが出力され、カウンタ１７かカウン
トアツプし、選択手段３が出力するクロックの組合せが
変更される。第１図には示していないがカウンタ１６は
一定周期ごとにリセットされる。第１図において２０は
１１と同じ選択回路、２２はフリッププロップである。
止のためのもので、カウンタ１７は選択手段３の制御用
であり、ここでは両方とも４段のカウンタを用いている
。識別器４の出力が同一符号の場合が４回あると、カウ
ンタ１６からパルスが出力され、カウンタ１７かカウン
トアツプし、選択手段３が出力するクロックの組合せが
変更される。第１図には示していないがカウンタ１６は
一定周期ごとにリセットされる。第１図において２０は
１１と同じ選択回路、２２はフリッププロップである。
次に最適クロック選択手段を説明する。第２図は受信信
号と多相クロックの位置関係を示している。クロックと
してｂまたはＣを選択すると受信信号にジッタがあった
場合識別誤りを起す。従ってクロックとしてｄあるいは
ｅを選ぶ必要がある。
号と多相クロックの位置関係を示している。クロックと
してｂまたはＣを選択すると受信信号にジッタがあった
場合識別誤りを起す。従ってクロックとしてｄあるいは
ｅを選ぶ必要がある。
そこで第１図に示す回路でクロックと受信信号の位相を
調べる。すなわち、２つのクロックで識別し、その値が
異なっているとすれば、その２つのクロックの間に受信
信号の立上り／立下りがあることになる。従ってその２
つのクロックの位相が遅れている方からさらに９０度遅
れたクロックで識別すれば位相余裕が大きく受信信号に
ジッタがあっても誤りを生じない、実施例の構成の説明
で述べたように第１図の回路により識別器４の出方が異
なるようなりロックの組合せ（ｂ、ｃ）となるように選
択手段３が制御され、従ってクロック出力端子２１には
位相余裕の大きいクロックｄが出力され、正しい識別出
力が端子２３に出力される。
調べる。すなわち、２つのクロックで識別し、その値が
異なっているとすれば、その２つのクロックの間に受信
信号の立上り／立下りがあることになる。従ってその２
つのクロックの位相が遅れている方からさらに９０度遅
れたクロックで識別すれば位相余裕が大きく受信信号に
ジッタがあっても誤りを生じない、実施例の構成の説明
で述べたように第１図の回路により識別器４の出方が異
なるようなりロックの組合せ（ｂ、ｃ）となるように選
択手段３が制御され、従ってクロック出力端子２１には
位相余裕の大きいクロックｄが出力され、正しい識別出
力が端子２３に出力される。
本発明によれば、受信信号の帯域劣化、ジッタに影響さ
れず正しく識別することができる。
れず正しく識別することができる。
第１図は本発明の一実施例を示す図、第２図は受信波形
と多相クロックとの位相関係を示す図である。
と多相クロックとの位相関係を示す図である。
Claims (1)
- １、送信信号に同期したクロック成分を受信側に別送す
る手段を備えた信号伝送系において、受信側で多相のク
ロックを発生させ、該多相のうち２つのクロックを選択
し、該２つのクロックの各々で受信信号を識別すること
を特徴とする信号伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000530A JPS62159545A (ja) | 1986-01-08 | 1986-01-08 | 信号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000530A JPS62159545A (ja) | 1986-01-08 | 1986-01-08 | 信号伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159545A true JPS62159545A (ja) | 1987-07-15 |
Family
ID=11476327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000530A Pending JPS62159545A (ja) | 1986-01-08 | 1986-01-08 | 信号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8194727B2 (en) | 2007-03-27 | 2012-06-05 | Fujitsu Limited | Equalizer characteristics optimizing method and transmission system |
-
1986
- 1986-01-08 JP JP61000530A patent/JPS62159545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8194727B2 (en) | 2007-03-27 | 2012-06-05 | Fujitsu Limited | Equalizer characteristics optimizing method and transmission system |
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