JPS621263U - - Google Patents
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- Publication number
- JPS621263U JPS621263U JP9068985U JP9068985U JPS621263U JP S621263 U JPS621263 U JP S621263U JP 9068985 U JP9068985 U JP 9068985U JP 9068985 U JP9068985 U JP 9068985U JP S621263 U JPS621263 U JP S621263U
- Authority
- JP
- Japan
- Prior art keywords
- storage circuit
- address
- data
- control circuit
- circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 2
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
第１図は本考案の一実施例およびその周辺回路
のブロツク図、第２図はその要部の拡大図、第３
図１はその制御回路３を介して得られる電圧の状
態図、第３図２は記憶回路１の電源ポート１ａの
電圧の状態図、第４図は制御回路３で行われる制
御シーケンスのフローチヤートである。 １…記憶回路、２…１入力段、３…制御回路。
のブロツク図、第２図はその要部の拡大図、第３
図１はその制御回路３を介して得られる電圧の状
態図、第３図２は記憶回路１の電源ポート１ａの
電圧の状態図、第４図は制御回路３で行われる制
御シーケンスのフローチヤートである。 １…記憶回路、２…１入力段、３…制御回路。
Claims (1)
- 入力手段によつて得たデータの記憶回路へのデ
ータの書き込みとこの記憶回路に格納されている
データの読み出しを制御する制御回路を備え、上
記制御回路が、上記記憶回路の０番地のメモリエ
リアへのデータ書き込みと、この０番地からのデ
ータ読み出しを禁止するように設定したことを特
徴とする記憶回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068985U JPS621263U (ja) | 1985-06-14 | 1985-06-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068985U JPS621263U (ja) | 1985-06-14 | 1985-06-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621263U true JPS621263U (ja) | 1987-01-07 |
Family
ID=30645906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9068985U Pending JPS621263U (ja) | 1985-06-14 | 1985-06-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621263U (ja) |
-
1985
- 1985-06-14 JP JP9068985U patent/JPS621263U/ja active Pending
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