JPS62114055A - Direct memory access control device - Google Patents
Direct memory access control deviceInfo
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- JPS62114055A JPS62114055A JP25273485A JP25273485A JPS62114055A JP S62114055 A JPS62114055 A JP S62114055A JP 25273485 A JP25273485 A JP 25273485A JP 25273485 A JP25273485 A JP 25273485A JP S62114055 A JPS62114055 A JP S62114055A
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- register
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ダイレクト、メモリ、アクセス ・(Dir
ect Memory Access ; 以下、単K
DMAと一略記する)転送方式を用いた情報処理装置
に係IOす、特に、メモリ装Lik間或いはメモリ装置
内の。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to direct, memory, access (Dir
ect Memory Access; Hereinafter, single K
It relates to an information processing device using a transfer method (abbreviated as DMA), particularly between memory devices or within a memory device.
メモリ領域間におけるデータ転送を制御する 。Control data transfer between memory areas.
胤制御装置に関するものである。This invention relates to a seed control device.
熱晶、制御装置を用いた情報処理装置は一般泊5第2図
のような構成である。An information processing device using a thermal crystal and a control device has a general configuration as shown in Fig. 2.
中央処理装置(以下、cpuと略す) 20.DMA
。Central processing unit (hereinafter abbreviated as CPU) 20. D.M.A.
.
制御装置21.メモリ装置22はそれぞれアドレス。Control device 21. Each memory device 22 has an address.
バス25.データバス24で互い接続されている。。Bus 25. They are interconnected by a data bus 24. .
DMAtltII御装置21はCPU20とは独立して
動作す7x。DMAtltII controller 21 operates independently of CPU 20 7x.
ことがoJ能である。This is oJ Noh.
例として、DMA制鐸装[21によりメモリ装置・22
内の物足の領域のデータを別の領域へ転送す・る場合を
考える。DMA制御装置211体(1第5図・に示すよ
うな構成である。DMA転送の中心的制5御を行うLS
Iをダイレクト、メモリ、アクセス;コントローラ(以
下、DMACと略す)5oと呼ぶ。・1)MAC50は
、DMA(r 50からメモリ装置!122ヘアクセX
−したいアドレスを出力するためのアドレスポー・ト5
1と、メモリ装置22から読出したデータを−IO時的
にDMAC50内部に記憶してお(ためにデータ・バス
24からデータを絖み誉きするためのデータ・ボー15
2とを持つ。アドレスバス25はシステム・のアドレス
空間の広さによって必要なビット数・が決まる。たとえ
ば、64KB(キロバイト)のシ15ステム空間であれ
ばアドレスバス25は16ビツ。As an example, the memory device 22 according to the DMA system [21]
Consider the case of transferring data from an area of a physical foot to another area. DMA control device 211 (1) The configuration is as shown in Fig. 5. LS that performs central control of DMA transfer.
I is called a direct memory access controller (hereinafter abbreviated as DMAC) 5o.・1) MAC50 is a DMA (r 50 to memory device! 122 hair habit
-Address port 5 for outputting the desired address
1, and a data bus 15 for storing data read from the memory device 22 inside the DMAC 50 at -IO time (to read data from the data bus 24).
It has 2. The number of bits required for the address bus 25 is determined by the size of the address space of the system. For example, if the system space is 64KB (kilobyte), the address bus 25 is 16 bits.
トである。しかし、近年のように16MB(メガバ・イ
ト)ないし4GB (ギガバイト)という広大な。It is. However, in recent years, it has become vast, ranging from 16MB (megabyte) to 4GB (gigabyte).
システム空間が主流になると、それにともなっ・てアド
レスバス25も24ビツトないし52ビツト加と増大す
る。従ってこれだけのビット数を持っ゛アドレスを一斉
にDMAC50から出力するためには・LSIのビン故
もそれだけ必要となり、LSIパッ・ケージの大形化を
招(ことになる。そこで、一般にアドレスボート51か
らアドレスを出力する゛)ときは時分割方式でアドレス
を出力している。・たとえば、アドレスバス25が52
ビツトの場合アドレスポート51は16ビツト分だけと
し、時分割により16ビツトを2回出力して52ビツト
のアドレスとしている。そのため、アドレスバス1゜り
55が必要となる。As the system space becomes mainstream, the address bus 25 also increases from 24 bits to 52 bits. Therefore, in order to output addresses with this many bits all at once from the DMAC 50, the number of LSI bins is required, which leads to an increase in the size of the LSI package. When outputting an address from ゛), the address is output using a time division method. - For example, address bus 25 is 52
In the case of bits, the address port 51 is used for only 16 bits, and the 16 bits are output twice by time division to form a 52-bit address. Therefore, an address bus of 1° to 55 is required.
第4図を用いてその動作を説明すると、先ず・初め、ア
ドレスの上位16ビツトをアドレスポー・ト51から出
力する。これをアドレスレジスタ55−にセットするた
めに、DMAC50からラッチクロッ15りが第5図に
示すクロックボート34より出力ざ。The operation will be explained using FIG. 4. First, the upper 16 bits of the address are output from the address port 51. In order to set this in the address register 55-, the latch clock 15 from the DMAC 50 is output from the clock port 34 shown in FIG.
れる。それにより、アドレスの上位16ビツトは・その
ラッチクロックの成るタイミングでアドレ。It will be done. As a result, the upper 16 bits of the address are read at the timing of the latch clock.
スレジスタ53にラッチされる。is latched in the register 53.
次に、アドレスの下位16ビツトがアドレスポ〇・ 5
・
一ト51から出力される。そして、この時同時にイネー
ブルボート35からアドレスレジスタ35の出力を有効
にするイネーブル信号が出力される。・これにより、ア
ドレスレジスタ55からはラッチ・しているアドレスの
上位16ビツトが出力され、5従って、このアドレスの
上位16ビツトと、DMAC・50のアドレスポート5
1から出力されたアドレス・の下位16ビツトとが一緒
になって、52ビツトの・アドレスとしてアドレス25
に送出される。即ち、・アドレスバス23上には有効な
アドレスが送出さ0れたことになる。Next, the lower 16 bits of the address are address points 0 and 5.
- Output from 1to 51. At the same time, an enable signal is output from the enable port 35 to enable the output of the address register 35.・As a result, the upper 16 bits of the latched address are output from the address register 55, and the upper 16 bits of this address and the address port 5 of the DMAC 50 are then output.
The lower 16 bits of the address output from address 1 are combined to form address 25 as a 52-bit address.
sent to. That is, a valid address is sent out on the address bus 23.
尚、アドレスポート51からアドレスの上位16ビツト
が出力される時、第5図に示す様にそ0出力は分岐点イ
において2つに分かれ、その一方はアドレスレジスタ5
3を介さずにアドレスバラス25に流れるわけであるが
、この時、DMAC50は第2図に示すメモリ装置22
に対しアクセスを行。When the upper 16 bits of the address are output from the address port 51, the 0 output is divided into two at the branch point A, as shown in FIG.
At this time, the DMAC 50 flows to the address balance 25 without going through the memory device 22 shown in FIG.
Perform access to.
っていないので、この様にアドレスの上位16ビツトが
アドレスバス25に流れ込んでも何ら影替は出ない。
リ^04 。Therefore, even if the upper 16 bits of the address flow into the address bus 25 in this way, no change will occur.
Ri^04.
以上が第5図に示すDMA制御装置のアドレス・送出時
の動作である。The above is the operation of the DMA control device shown in FIG. 5 at the time of addressing and sending.
では、次に、DMAC50の処理の流れを示した第・5
図を用いて、データ転送時の全体の処理動作・について
説明をする。 5第5図に示す様
に、先ず、ステップ40ではメ。Now, let's move on to Part 5, which shows the processing flow of the DMAC50.
The overall processing operation during data transfer will be explained using figures. 5. As shown in FIG. 5, first, in step 40,
モリ装置22の読出し側アドレスの上位(ソース・側上
位アドレス)をアドレスレジスタ55ヘセツ゛卜する。The upper address of the read side address of the memory device 22 (source side upper address) is stored in the address register 55.
次に、ステップ41ではソース側下位ア。Next, in step 41, the source side lower a.
ドレスをアドレスポート51から出力する。そし0て、
ステップ42”C−&’!ステップ40でセットしたソ
・−ス測上位アドレスとステップ41で出力したソ・−
ス測下位アドレスを使ってソースデータをメ・モリ装置
22から読出し、データボート52を介し・テDMAC
50へ一時的にセーブしておく。次に、ス5テップ45
ではメモリ装置22の曹込み側アドレス・の上位(ディ
ステイネ−シロン側上位アドレス・)をア ドレスレジ
スタ55ヘセツトする。ステップ・44ではディスティ
ネーシlン側下位アドレスをアドレスポート51から出
力する。ステップ45ではステップ45でセットしたデ
ィスティネーシ■。The address is output from the address port 51. Then 0,
Step 42 "C-&'! The source measurement upper address set in step 40 and the source address outputted in step 41.
The source data is read from the memory device 22 using the source address and transferred to the DMAC via the data port 52.
Temporarily save to 50. Next, step 5 step 45
Then, the upper address of the storage side address of the memory device 22 (the upper address of the destination side) is set in the address register 55. In step 44, the lower address on the destination side is outputted from the address port 51. In step 45, the destination ■ set in step 45 is set.
ン側上位アドレスとステップ44で出力したディ。The high-order address on the input side and the dian output in step 44.
ステイネ−7日ン11111下位アドレスを使って一啼
的にDMAC5oにセーブしてあったデータをデータ・
ボート52から出力し、メモり装置22へ1き込む。5
ステツプ46では一連の転送が終了したか否か射判定し
、終了していなければステップ4oへ進む。・この様に
、従来では、データ転送を1回行5度ごと((、アドレ
スレジスタ55へ2回アドレス(。The data saved in the DMAC5o is transferred to the data using the lower address 11111 on the 7th.
It is output from the boat 52 and written into the memory device 22. 5
In step 46, it is determined whether or not the series of transfers has been completed. If not, the process advances to step 4o. - In this way, conventionally, data is transferred once every 5 rows ((, address () to the address register 55 twice).
ソース側上位アドレスとディスティネーション0側上位
アドレス)をセットしなげればならず、。The upper address on the source side and the upper address on the destination 0 side) must be set.
その為、データ転送が数回に渡って行われる時には相当
な時間がかかってしまい、高速なデータ転送が行われな
いという問題点があった。 ・尚、この槌の装置dに関
する参考文献としては1!例えば、「+−1o6aa5
o 、 HD68450YDMACマニュア・ル」(%
に、P49第44図、P50i45図)等が挙げられる
。Therefore, when data transfer is performed several times, it takes a considerable amount of time, resulting in the problem that high-speed data transfer cannot be performed.・Incidentally, there are 1 references regarding this mallet device d! For example, "+-1o6aa5
o, HD68450YDMAC Manual” (%
Examples include P49 Figure 44 and P50i Figure 45).
本発明の目的は上記した従来技術の問題点r解決し、D
MA転送方式によりメモリからメモリ・へのデータ転送
を行うときに、高速なデータ転・送を行い得るDMA制
御装置を提供することにあ・る。The purpose of the present invention is to solve the above-mentioned problems of the prior art, and
An object of the present invention is to provide a DMA control device that can perform high-speed data transfer when transferring data from memory to memory using the MA transfer method.
DMA転送を制御するLSI即ちDMA(、’は一般に
ピ・ン数を削減するためにアドレスを時分割で出力・し
ている。そのため、その外部にはアドレスレ・ジスタが
必要である。しかし、メモリからメモ。The LSI that controls DMA transfer, that is, DMA (,') generally outputs addresses in a time-division manner to reduce the number of pins. Therefore, an address register is required externally. However, Notes from memory.
りへのデータ転送を行うとアドレスレジスタの0内容は
読出し側と蓄込み側で一般に違うためア・クセス毎に設
定をやりなおす必要があった。そ・こで、本発明では読
み出し用と書き込み用に別・々のアドレスレジスタを設
け、両者を切り換え・て使用することにより毎回の設定
を不用にしたJ5〔発明の実施例〕
以下、本発明の一実施例を第1図により説明・する。When data is transferred to another address register, the 0 contents of the address register are generally different between the read side and the storage side, so it was necessary to reconfigure the settings each time the address register is accessed. Therefore, in the present invention, separate address registers are provided for reading and writing, and by switching and using both, it is unnecessary to set each time.J5 [Embodiment of the invention] Hereinafter, the present invention An example of this will be explained with reference to FIG.
本実施例において用いられる[1)MACloは第1図
に示す様にアドレスボート11.クロックボード0°
7 。[1) MAClo used in this embodiment is address port 11. as shown in FIG. clock board 0°
7.
12、イネーブルボート15.データボート14を有・
しているという点では従来の第5図に示した ・DMA
C+Oと同様である。しかし、そのほかに本実・施例の
DMAel 0 &!選択ボート15を持つ。この選択
・ボート15は今アクセスしようとしているメモリ5が
読み出し側であるのか書き込み側であるのか・を分配器
16に知らせるためのものである。この・選択ボート1
5の出力に従って、分配器16はクロ。12. Enable boat 15. Has data boat 14.
・DMA shown in the conventional figure 5 in that it is
Same as C+O. However, in addition to that, DMAel 0 &! It has a selection boat 15. This selection port 15 is used to inform the distributor 16 whether the memory 5 to be accessed is the read side or the write side. This selected boat 1
According to the output of 5, the distributor 16 outputs a black signal.
ツクボート12の出力とイネーブルボート15の出。The output of the drive boat 12 and the output of the enable boat 15.
力とを第1アドレスレジスタ17と第2アドレス0レジ
スタ18との間で振りわける。読み出しのと・き、アド
レス(読み出し測アドレス)の上位は・第1アドレスレ
ジスタ17にセットされ、曹き込・みのとき、アドレス
(書き込み側アドレス)の。The power is distributed between the first address register 17 and the second address 0 register 18. When reading, the upper part of the address (read address) is set in the first address register 17, and when writing, the upper address (write side address) is set in the first address register 17.
上位は第2アドレスレジスタ18にセットされるd5こ
のような第1アドレスレジスタ17.第2アト。The upper part is set in the second address register 18 d5, and the first address register 17 . 2nd ato.
レスレジスタ18へのそれぞれのアドレスの上位のセッ
トは第1回目のデータ転送の時だけ行う。・第2回目以
降は上位アドレスが変わらない限り・DMAC10から
は上位アドレスが出力されず、下位0° 8 ゛
アドレスの出力だけでアクセスを行う。 。The upper part of each address is set in the address register 18 only during the first data transfer.・From the second time onwards, unless the upper address changes, ・The DMAC 10 does not output the upper address, and access is performed only by outputting the lower 0° 8′ address. .
たとえば52ビツトのアドレスバス25を持つシ。For example, a system with a 52-bit address bus 25.
ステムでアドレスポート11が16ピンであり、ア。The address port 11 on the stem is 16 pins, and a.
ドレスを2回の時分割で出力するとき、第1ア。When outputting the address in two time divisions, 1st A.
ドレスレジスタ17または第2アドレスレジスタ518
の内容を更新しなければならないのは下位ア。Address register 17 or second address register 518
The content of ``A'' must be updated in the lower level.
ドレスから上位アドレスへ桁上げが発生する場。When a carry occurs from an address to a higher address.
合だけである。平均的にみれば、各アドレスレジスタ毎
K 65556 (2016乗)回に11olの割合。only if On average, the ratio is 11 ol per K 65556 (2016 power) times for each address register.
でしか更新は行われない。従って通常の転送で0はアド
レスレジスタの更新の影#は少ない。 ゛第6図のフロ
ーチャートはアドレスレジスタ。Updates will only be made. Therefore, in normal transfer, 0 has little effect on updating the address register.゛The flowchart in Figure 6 is an address register.
の更新が発生しない場合を示しである。アドレ”スレジ
スタの更新を行う場合はその回の転送の。This shows the case where no update occurs. When updating the address register, update the address register for that transfer.
み第6図のステップ50から始まったと考えれば5よい
。そこで、本実施例ではアドレスレジスタ・の更新が発
生しない場合についてのみ配備するd先ずステップ50
右ま転送第1回目なので、メモ・り装d22の読み出し
側アドレスの上位(ソース。If you consider that the process starts from step 50 in FIG. Therefore, in this embodiment, step 50 is provided only when no update of the address register occurs.
Since this is the first transfer to the right, the upper address (source) of the read side address of the memory device d22.
側上位アドレス)を第1アドレスレジスタ17−セット
する。次に、ステップ51ではソース側下・位アドレス
をアドレスボート11から出力する。・そして、ステッ
プ52 i’&’! 、ステップ50でセット・したソ
ース側上位アドレスとステップ51で出力・したソース
側下位アドレスとを使ってソーステ5−タをメモリ装置
22から読み出し、データボー・ト14を介してDMA
C10へ一時的にセーブしてお(。・これらステップ5
0からステップ52までのあいだ゛選択ボート15から
は第1アドレスレジスタ17が制御できるように指示信
号が出力されている。10これKより、分配器16はク
ロックボート12.イ・ネーブルボート15を第1アド
レスレジスタ17へ接続している。side upper address) is set in the first address register 17. Next, in step 51, the lower and lower addresses on the source side are output from the address port 11. -And step 52 i'&'! , the source status is read out from the memory device 22 using the source-side upper address set in step 50 and the source-side lower address outputted in step 51, and the source status is read out from the memory device 22 via the data port 14.
Temporarily save it to C10 (.・These steps 5
From step 0 to step 52, an instruction signal is output from the selection board 15 so that the first address register 17 can be controlled. 10 From this K, the distributor 16 is connected to the clock port 12. The enable port 15 is connected to the first address register 17.
次に、ステップ55慣ま転送第1回目なので、。Next, step 55, since this is the first transfer.
メモリ装置a22の書き込み側アドレスの上位(715
イステイネ一シ1ン側上位アドレス)を第2ア。The upper address (715) of the writing side address of the memory device a22
The host address (higher address on the 1st side) is the 2nd address.
ドレスレジスタ18にセットする。そして、ステ・ツブ
546まディスティネーシ璽ン側下位アドレ・スをアド
レスポート11から出力する。更に、ス・テップ55で
は、ステップ55でセットしたディ74゜ティネーシ■
ン側上位アドレスとステップ54・で出力したディステ
イネ−シーン側下位アドレ・スとを使って一時的にl)
MACl 0にセーブしてあつ・たデータをデータボー
ト14から出力し、メモリ・装置22へ書き込む。これ
らステップ55からステ5ツブ55のあいだ選択ボート
15は第2アドレスレ・ジスタ18が制御できるように
指示信号が出力さ・れている。これにより、分配器16
はクロックボ・−) 12.イネーブル15を第2アド
レスレジスタ・18へ接続している。
10以上で転送第1回目の処理が終了した。Set in address register 18. Then, the step 546 outputs the lower address on the destination side from the address port 11. Furthermore, in step 55, the di 74 degree tension set in step 55 is
temporarily using the high-order address on the destination scene side and the low-order address on the destination scene side output in step 54.
The data saved in MACl 0 is output from the data boat 14 and written to the memory device 22. Between these steps 55 and 55, an instruction signal is outputted to the selection board 15 so that the second address register 18 can be controlled. As a result, the distributor 16
is Crocbo・-) 12. Enable 15 is connected to second address register 18.
When the number is 10 or more, the first transfer process is completed.
ステ・ツブ56では転送が終了したか否かを判定する。In step 56, it is determined whether the transfer has been completed.
・転送が終了していなげればステップ57へ進む。・ス
テップ57慾工ソース側下位アドレスをアドレスポート
11から出力する。ステップ58″c’vsステ5ツブ
50でセットしたソース側上位アドレスとス。- If the transfer has not been completed, proceed to step 57.・Step 57 The lower address on the source side is output from the address port 11. Step 58 ″c'vs The source side upper address and step set in step 50.
テップ57で出力したソース側下位アドレスとを使って
ステップ52と同様の処理を行う。このあいだの選択ボ
ート15の出力はステップ50からステップ52のとき
と同じである。ステップ59 ?”&工0・11 ・
ディステイネ−シーン側下位アドレスをアドレ。Processing similar to step 52 is performed using the source side lower address outputted in step 57. During this time, the output of the selection board 15 is the same as in steps 50 to 52. Step 59? ” & 0.11 ・Address the lower address on the destination scene side.
スポート11から出力する。ステップ60ではステ・ツ
ブ55でセットしたディスティネーシlン側上゛位アド
レスとステップ59で出力したディスティ・ネーシ冒ン
側下位アドレスとを使ってステップ555と同様の処理
を行う。このあいだ選択ボート・15の出力はステップ
55からステップ55のときと・同じである。このよう
な一連の処理が終了する。Output from sport 11. In step 60, processing similar to step 555 is performed using the upper address on the destination side set in step 55 and the lower address on the destination side outputted in step 59. During this time, the output of the selection board 15 is the same as from step 55 to step 55. This series of processing ends.
とステップ56へ進み終了判定を行う。 ・以上
のようにループを繰り返しているとき、10そのステッ
プ数は従来が7ステツプであったの・に比べ本実施例で
は5ステツプでよいことがわ・かる。この差はループ回
数が多くなればなるは・ど大きくなり、本実施例によっ
て高速転送が行・えることがわかる。
15また、一般にDMACはアドレスとして連
続アト・レスを出力する場合が多いが、本実施例によれ
・ば、上位アドレスを予めアドレスレジスタにセ・ツト
しておき、下位のみ変えて出力すれば良<、・しかも前
述の如く処理ステップ数が少ないの匂0° 12゜
上記のような連続アドレスを出力する場合に本。The process then proceeds to step 56, where it is determined whether the process is complete or not. - When repeating the loop as described above, the number of steps is 10. It can be seen that the number of steps is 5 in this embodiment, compared to 7 in the conventional case. This difference becomes larger as the number of loops increases, and it can be seen that high-speed transfer can be performed by this embodiment.
15 In general, DMAC often outputs continuous addresses as addresses, but according to this embodiment, it is only necessary to set the upper address in the address register in advance and output it by changing only the lower address. <...Moreover, as mentioned above, the number of processing steps is small.
実施例は非常に有効であることがわかる。 。It can be seen that the embodiment is very effective. .
本発明によれば、胤転送方式によりメモリ。 According to the present invention, the memory is transferred using the seed transfer method.
からメモリへデータを転送するとき、処理ルー5プのス
テップ数を削減することができ、高速な。When transferring data from to memory, the number of steps in the processing loop 5 can be reduced, resulting in high speed.
データ転送を行うことができる。Data transfer can be performed.
第1図は本発明の一実施例を示すブロック図、。
第2図は一般的な情報処理装置の構成を示すプ0ロック
図、第5図は従来の胛制御装置を示す・ブロック図、第
4図は第5図におけるアドレス。
送出時の動作を説明するための説明図、第5図・は第5
図におけるデータ転送時の処理の流れを。
示すフローチャート、第6図は第1図における15デ一
タ転送時の処理の流れを示すフローチャー・トである。
10・・・DMAC
11・・・アドレスポート
12・・・クロックボート
15・・・イネーブルボート
14・・・データボート
15・・・選択ボート
16・・・分配器
17・・・第1アドレスレジスタ
1日・・・第2アドレスレジスタ
】5
”15゜
第 II!1
躬 2虐
第 3 国
−−−−−−J
第 4 l
第 5 膓FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of a general information processing device, FIG. 5 is a block diagram showing a conventional machine control device, and FIG. 4 is an address in FIG. 5. An explanatory diagram for explaining the operation at the time of sending, Fig. 5.
The flow of processing during data transfer in the figure. FIG. 6 is a flowchart showing the flow of processing when transferring 15 data in FIG. 10...DMAC 11...Address port 12...Clock boat 15...Enable port 14...Data boat 15...Selection boat 16...Distributor 17...First address register 1 Japan...Second address register] 5 15゜No. II!
Claims (1)
アドレスを送出して該ソース側メモリからデータを読み
出し、ディスティネーション側メモリに前記アドレスバ
スを介して書き込みアドレスを送出して読み出された前
記データを該ディスティネーション側メモリに書き込む
ことにより、ソース側メモリからディスティネーション
側メモリへのデータの伝送を行うようにし、前記アドレ
スバスを介して送出するアドレスは上位と下位に分けて
時分割で発生するようにし、その際上位を先にレジスタ
にラッチしておき、下位の発生と共に上位を前記レジス
タから出力し両者を一緒に送出するようにしたダイレク
ト・メモリ・アクセス制御装置において、 前記レジスタとして、ソース側メモリに送出する読み出
しアドレス用の第1のレジスタと、ディスティネーショ
ン側メモリに送出する書き込みアドレス用の第2のレジ
スタとを用意し、両者を切り換えて使用するようにした
ことを特徴とするダイレクト・メモリ・アクセス制御装
置。(1) Send a read address to the source side memory via the address bus to read data from the source side memory, and send a write address to the destination side memory via the address bus to read the data. By writing the data into the destination memory, data is transmitted from the source memory to the destination memory, and the addresses sent via the address bus are divided into upper and lower addresses and generated in a time-sharing manner. In a direct memory access control device, the upper part is latched in a register first, and when the lower part is generated, the upper part is outputted from the register, and both are sent together. A direct memory device characterized in that a first register for a read address sent to the destination memory and a second register for a write address sent to the destination memory are prepared, and the two are used by switching between them. -Memory access control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25273485A JPS62114055A (en) | 1985-11-13 | 1985-11-13 | Direct memory access control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25273485A JPS62114055A (en) | 1985-11-13 | 1985-11-13 | Direct memory access control device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62114055A true JPS62114055A (en) | 1987-05-25 |
Family
ID=17241518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25273485A Pending JPS62114055A (en) | 1985-11-13 | 1985-11-13 | Direct memory access control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62114055A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6473445A (en) * | 1987-09-14 | 1989-03-17 | Hudson Soft Co Ltd | Data transfer controller |
US8619089B2 (en) | 2006-10-25 | 2013-12-31 | Seiko Epson Corporation | Data transfer circuit and semiconductor integrated circuit equipped with data transfer circuit |
-
1985
- 1985-11-13 JP JP25273485A patent/JPS62114055A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6473445A (en) * | 1987-09-14 | 1989-03-17 | Hudson Soft Co Ltd | Data transfer controller |
US8619089B2 (en) | 2006-10-25 | 2013-12-31 | Seiko Epson Corporation | Data transfer circuit and semiconductor integrated circuit equipped with data transfer circuit |
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