JPS6210729A - Data transmission equipment - Google Patents

Data transmission equipment

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JPS6210729A
JPS6210729A JP15198485A JP15198485A JPS6210729A JP S6210729 A JPS6210729 A JP S6210729A JP 15198485 A JP15198485 A JP 15198485A JP 15198485 A JP15198485 A JP 15198485A JP S6210729 A JPS6210729 A JP S6210729A
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output
data
comes
data transmission
becomes
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浩詔 寺田
Katsuhiko Asada
勝彦 浅田
Hiroaki Nishikawa
博昭 西川
Kenji Shima
憲司 嶋
Nobufumi Komori
伸史 小守
Soichi Miyata
宗一 宮田
Satoshi Matsumoto
敏 松本
Hajime Asano
浅野 一
Masahisa Shimizu
清水 雅久
Hiroki Miura
三浦 宏喜
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Mitsubishi Electric Corp
Sharp Corp
Sanyo Electric Co Ltd
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Mitsubishi Electric Corp
Sharp Corp
Sanyo Electric Co Ltd
Matsushita Electric Industrial Co Ltd
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Abstract

PURPOSE:To obtain the data transmission equipment which can propagate the data slowly and little by little by providing an indicating means to instruct the transfer timing of the data and a transfer timing control means to control the output timing of at least one C element in accordance with the instruction. CONSTITUTION:When a toggle switch 36 is turned from ON to OFF, the output of an inverter 35a comes to 0, and the data arrive at a C element 7h and stop once. At such a time, a momentary switch 39 is normally OFF, when this is pushed, the clock input of a D type flip flop 31 comes to 1, a Q output comes to 1, the P2 output of a C element 34 comes to 1 and a P1 output comes to 0. Further, since the output of an inverter 35d comes to 0, again, the P2 output of the C element 34 comes to 0 and the P1 output which is an inverting output comes to 1. Since the P1 output of the C element 34 comes to 0 once and comes to 1, a C element 7i returns the P1 output, sends the P2 output to the C element 7j and transmits the data of one word to the next stage. Thus, at the time of the necessity, the data can be slowly propagated.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主として非同期動作するシステム間でデー
タ伝送を行なうデータ伝送装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data transmission device that primarily performs data transmission between systems that operate asynchronously.

〔従来の技術〕[Conventional technology]

従来、非同期システム間でデータ伝送を行なう方法とし
ては、F工FO(ファーストイン・ファーストアウト)
メモリをシステム間のバッファとして用いる方法か一般
的であったが(インタ7工イス1984年8月号第26
8頁〜第270頁参照)、F工FOメモリは単にデータ
のバッファ機能を有するだけであるので、このようなF
工FOメモリを非同期システム間のデータ伝送に用する
ようにする   □と複数の非同期システムを直列的に
しか接続することができず、そのためF工FOメモリに
よって接続された全体システムは単純なカスケード接続
によるパイプライン処理機構を構築するにすぎず、その
自由度が極めて低いという問題があった。
Conventionally, the method for transmitting data between asynchronous systems is FO (first-in, first-out).
A common method was to use memory as a buffer between systems (Inter 7 Engineering, August 1984, No. 26).
(Refer to pages 8 to 270), the FO memory simply has a data buffer function, so such FO memory
The FO memory is used for data transmission between asynchronous systems. □ and multiple asynchronous systems can only be connected in series, so the entire system connected by the FO memory is a simple cascade connection. However, the problem was that the degree of freedom was extremely low.

これに対し、本件出願人は、非同期システム間を接続し
て全体システムを構築する際に大きな自由度を与えるこ
とのできるデータ伝送装置を開発し、出願している(特
願昭60−33035号、特願昭60−33036号参
照)。以下、このデータ伝送装置について説明する。
In response, the applicant has developed and filed an application for a data transmission device that can provide greater flexibility when constructing an entire system by connecting asynchronous systems (Japanese Patent Application No. 60-33035). , see Japanese Patent Application No. 60-33036). This data transmission device will be explained below.

第2図は上記データ伝送装置のシステムを示す図であり
、図において、5はデータ伝送路、2a〜2cは分岐部
、3a〜3Cは合流部、1a〜ICは処理要素、4はイ
ンタフェースである。
FIG. 2 is a diagram showing the system of the data transmission device. In the figure, 5 is a data transmission path, 2a to 2c are branch parts, 3a to 3C are merging parts, 1a to IC are processing elements, and 4 is an interface. be.

このような装置において、外部系からインタフェース4
を介して流入するパケットデータはネットワーク要素3
a及び2a〜2Cの間を巡回しながら処理要素1a〜I
Cのいずれかに到達し、該各処理要素1a〜ICで分散
処理された後、ネットワーク要素3b及び3Cによって
処理結果が収集され、インタフェース4を介して再び外
部系へ送出される。
In such a device, if the interface 4 is
Packet data flowing through network element 3
Processing elements 1a to I while circulating between a and 2a to 2C.
After reaching one of the processing elements 1a to 1C and being distributedly processed by the respective processing elements 1a to IC, the processing results are collected by the network elements 3b and 3C and sent out again to the external system via the interface 4.

また第3図及び第4図はデータ伝送路5に用いられる非
同期自走式シフトレジスタの一例を示す。
Further, FIGS. 3 and 4 show an example of an asynchronous self-running shift register used in the data transmission path 5. In FIG.

第3図において、6は並列データラッチ、7は3人力N
AND8 、2人力NAND 9 、10によって構成
され、並列データラッチ6に立上りエツジトリガを与え
る転送制御回路(以下C素子と記す)である。非同期自
走式シフトレジスタとは、入力されたデータを次段のレ
ジスタが空いていることを条件としてシフトクロックを
用匹ずに自動的に出力方向にシフトしていくようなレジ
スタをいい、データのバッファ機能を有するものである
。そしてこの非同期自走式シフトレジスタは並列データ
ラッチ6とC素子7とからm成され、C素子7はPO。
In Figure 3, 6 is a parallel data latch, 7 is a 3-manpower N
This is a transfer control circuit (hereinafter referred to as C element) which is constituted by an AND8, two NANDs 9 and 10, and provides a rising edge trigger to the parallel data latch 6. An asynchronous self-running shift register is a register that automatically shifts input data in the output direction without using a shift clock, provided the next register is empty. It has a buffer function. This asynchronous free-running shift register is composed of a parallel data latch 6 and a C element 7, where the C element 7 is a PO.

P3の2つの入力を受け、PL、P2O2つの出力を出
すものであり、C素子7の内部状態はこの4つの信号P
O〜P3の状態によって決定され、下表に示すようにs
、)−88の9つの状態をとる。なお以下の説明では、
論理値の0.1は各々信号値のローレベル、ノ・イレペ
ルに相当するものとする。
It receives two inputs of P3 and outputs two outputs, PL and P2O, and the internal state of the C element 7 is determined by these four signals P.
It is determined by the status of O to P3, and as shown in the table below, s
, )-88. In the following explanation,
It is assumed that the logical value of 0.1 corresponds to the low level of the signal value, respectively.

表1 次にC素子7の上述の9状態5Q−8Bの遷移図を第5
図に示す。図において、吟は条件付きの状態遷移、−は
無条件の状態遷移、P1↑、PI↓等は各々信号値の0
から1,1からOへの変化を示す。
Table 1 Next, the transition diagram of the above-mentioned 9 states 5Q-8B of the C element 7 is shown in Figure 5.
As shown in the figure. In the figure, Gin is a conditional state transition, - is an unconditional state transition, and P1↑, PI↓, etc. are each a signal value of 0.
to 1, indicating a change from 1 to O.

第5図に示したサイクルAを回るか、サイクルBを回る
かはシフトレジスタの次段が受は入れ可能になる時刻と
、前段が出力可能になる時刻の早遅によるものであり、
いずれにせよりイクルA又はサイクルBを回ることによ
って前段のデータを次段に伝播させることが可能である
Whether it goes through cycle A or cycle B shown in FIG. 5 depends on the time when the next stage of the shift register becomes capable of receiving, and the time when the previous stage becomes capable of output.
In any case, by going through cycle A or cycle B, data from the previous stage can be propagated to the next stage.

このような非同期自走式シフトレジスタを第3図に示す
ように多段に接続することによってC素子7が第5図に
示す状態遷移を行なって並列データラッチ6間でデータ
の自律的な伝播が行なわれる。
By connecting such asynchronous free-running shift registers in multiple stages as shown in FIG. 3, the C element 7 performs the state transition shown in FIG. 5, and data autonomously propagates between the parallel data latches 6. It is done.

また第6図及び第7図は第2図に示した分岐部及び合流
部の1構成例を示す。ここでこの例では、データは複数
のワードからなるパケットの形態をとっており、かつ、
各ワードはデータ値とは別に先頭ワードであることを示
すためのBOPと、末尾ワードであることを示すための
EOPの2ピツトの制御ビットを持ち、また、先頭ワー
ドは分岐条件となる先行情報を有するものとする。
Further, FIGS. 6 and 7 show an example of the configuration of the branching part and the merging part shown in FIG. 2. Here, in this example, the data is in the form of a packet of words, and
Each word has two control bits, BOP to indicate that it is the first word and EOP to indicate that it is the last word, in addition to the data value, and the first word has preceding information that is a branch condition. shall have the following.

まず、第6図に示した分岐部について説明する。First, the branch section shown in FIG. 6 will be explained.

パケットの先頭が入力データ伝送路5aに入力され、C
素子7aの段まで達すると、該○素子7aのP2出力は
0から1に変化し、前段の並列データラッチ6aに記憶
されている先頭ワードのデータ値が並列データラッチ6
bに記憶される。このときノードA (BOPビット)
は、0から1に変化するので、D型フリップフロップ1
1に並列データラッチ6bと同様にパケットの先頭ワー
ドのデータ値がラッチされる。このラッチされた先頭ワ
ードは、排他的論理和回路12で比較データレジスタ1
3の値と比較され、NANDゲート回路14でマスクデ
ータレジスタ15の直と比較されて比較不要ビットがマ
スクされて、比較結果、即ち分岐の判定がD5フリップ
フロップ16に対して出力される。この間、パケットは
入力データ伝送路5a上を伝搬し、その先頭ワードがC
素子7bの段まで達するとノードB(BOPビット)が
0から1に変化し、これによシ、上記り型フリップフロ
ップ16に分岐判定結果がラッチされ、この結果がD型
ラッチ17に対して出力される。
The head of the packet is input to the input data transmission path 5a, and C
When reaching the stage of element 7a, the P2 output of the element 7a changes from 0 to 1, and the data value of the first word stored in the parallel data latch 6a of the previous stage is changed to the parallel data latch 6.
stored in b. At this time, node A (BOP bit)
changes from 0 to 1, so the D-type flip-flop 1
1, the data value of the first word of the packet is latched in the same way as the parallel data latch 6b. This latched first word is sent to the comparison data register 1 by the exclusive OR circuit 12.
3, and is compared with the value of the mask data register 15 in the NAND gate circuit 14 to mask unnecessary comparison bits, and output the comparison result, that is, the branch decision, to the D5 flip-flop 16. During this time, the packet propagates on the input data transmission path 5a, and the first word of the packet is C
When the stage of element 7b is reached, the node B (BOP bit) changes from 0 to 1, and as a result, the branch decision result is latched in the above-mentioned flip-flop 16, and this result is sent to the D-type latch 17. Output.

一方、D型ラッチ17には、上記パケットに先行するパ
ケットの通過後にノードc(uopビット)とノードD
(C素子7017) P2出力)が0.になった時点で
D型フリップフロップ16からの入力がラッチされ、こ
れにより4人力NANDゲート18a〜18dの入力が
制御される。即ち、分岐条件が00ときは、分岐させな
いためにNANDゲー)18c。
On the other hand, the D-type latch 17 is connected to node c (uop bit) and node D after the packet preceding the above packet passes.
(C element 7017) P2 output) is 0. At the point in time, the input from the D-type flip-flop 16 is latched, thereby controlling the inputs to the four-manpower NAND gates 18a to 18d. That is, when the branch condition is 00, the NAND game) 18c is used to prevent branching.

18dに対して0を出力し、NANDゲー) 18a、
18bに対しては1を出力して、パケットが出力データ
伝送路5bに伝搬されるように制御する。逆に分岐条件
が1のときは、逆の制御が行なわれ、パケットは分岐デ
ータ伝送路5Cに伝搬される。このとき、前述のように
、パケットがどちらに伝搬してもC素子7cの23人力
に応答が返るようにするために、NANDゲー) 18
a、、18cと同様の動作を行なうオープンコレクタN
ANDゲート18t)、18dが設けられており、これ
らの出力は負論理ワイヤードORされてC素子7Cの2
3人力に送られる。
Output 0 for 18d, NAND game) 18a,
18b is outputted to control the packet to be propagated to the output data transmission path 5b. Conversely, when the branch condition is 1, the opposite control is performed and the packet is propagated to the branch data transmission path 5C. At this time, as mentioned above, in order to ensure that a response is returned to the C element 7c no matter which direction the packet propagates, the NAND game) 18
Open collector N that performs the same operation as a, , 18c
AND gates 18t) and 18d are provided, and their outputs are wired ORed with negative logic and connected to the 2nd gate of C element 7C.
Sent to 3 people.

次に、第7図に示した合流部について説明する。Next, the merging section shown in FIG. 7 will be explained.

この場合、入力データ伝送路5dと出力データ伝送路5
eとからなる本線に、合流データ伝送路5f上のデータ
が合流される訳であるが、データの流れは、本線上の流
れが優先され、本線上に空きバッファが存在するときの
み合流が許される。即ち、本線上にデータが存在しない
ときには、オーブンコレクタインバータ19の出力の負
論理ワイヤードOR出力が1となるので、合流データ伝
送路5fにデータが到着してノードAが1となると、2
人力ANDゲート20の2人力がともに1となってその
出力が1となり、SRフリップフロップ21aがセット
され、逆にSRフリップフロップ21′bがリセットさ
れる。これによって、合流データ伝送路5fに対しては
、SRフリップフロップ21aから4・入力NANDゲ
ート22aへの入力が1となり、C素子7dが他のC素
子と同様の動作を行なうようになる0またこれと同時に
並列データラッチ6dが出力可能になるので、合流デー
タ伝送路5f上のデータが本線に合流する。一方、入力
データ伝送路5dに対しては、SRフリップフロップ2
1bから4人力NANDゲート221)への入力が0と
なり、このためC素子78は前段のデータを伝搬しない
。なお、このとき並列データラッチ6eの出力がノ・イ
インピーダンス状態になるため、合流動作中に入力デー
タ伝送路5dにデータが到着したとしても合流を妨げる
ことはない。
In this case, the input data transmission line 5d and the output data transmission line 5
The data on the merging data transmission path 5f is merged into the main line consisting of e, but the flow of data is prioritized on the main line, and merging is only allowed when there is an empty buffer on the main line. It will be done. That is, when there is no data on the main line, the negative logic wired OR output of the oven collector inverter 19 becomes 1, so when data arrives at the merged data transmission line 5f and node A becomes 1, it becomes 2.
Both of the two manual inputs of the manual AND gate 20 become 1, the output thereof becomes 1, the SR flip-flop 21a is set, and the SR flip-flop 21'b is reset. As a result, for the combined data transmission path 5f, the input from the SR flip-flop 21a to the 4-input NAND gate 22a becomes 1, causing the C element 7d to perform the same operation as the other C elements. At the same time, the parallel data latch 6d becomes capable of outputting, so the data on the merged data transmission line 5f merges into the main line. On the other hand, for the input data transmission path 5d, the SR flip-flop 2
The input from 1b to the four-man power NAND gate 221) becomes 0, and therefore the C element 78 does not propagate the previous stage data. Note that at this time, since the output of the parallel data latch 6e is in a non-impedance state, even if data arrives at the input data transmission path 5d during the merging operation, the merging will not be hindered.

一方、1パケツトのデータの合流が完了すると、再び本
線上のデータが流れるように制御される。
On the other hand, when the merging of one packet of data is completed, the data on the main line is controlled to flow again.

即ち、C素子7fがパケットの末尾ワードを送出すると
ノードB(KOPビット)が0になり、さらに、C素子
7dがこれを受取るとノードCが0になる。従ってノー
ドB、Oの信号を入力とする2人力NORゲート23a
の出力が1になり、SRフリップフロップ21aがリセ
ットされ、次のノくケラトの伝搬がC素子7fと7dと
の間で起こらないようになる。また、合流したパケット
の末尾ワードが出力データ伝送路5eの初段に受取られ
たとき、即ちノードD(KOPビット)とノードEがと
もに0に力っだとき、2人力NORゲート23bの入力
信号がともに0となるため、SRフリップフロップ21
1)がセットされてC素子70は前段のデータを伝搬す
るようになり、木線上をデータが流れ得るようになる。
That is, when the C element 7f sends out the last word of the packet, the node B (KOP bit) becomes 0, and when the C element 7d receives this, the node C becomes 0. Therefore, the two-man power NOR gate 23a receives the signals from nodes B and O.
output becomes 1, the SR flip-flop 21a is reset, and the next node propagation is prevented from occurring between C elements 7f and 7d. Further, when the last word of the merged packet is received at the first stage of the output data transmission line 5e, that is, when the node D (KOP bit) and the node E are both set to 0, the input signal of the two-man NOR gate 23b is Since both are 0, the SR flip-flop 21
1) is set, the C element 70 begins to propagate the previous stage data, and data can now flow on the tree line.

が返るようオープンコレクタNANDゲート24a。The open collector NAND gate 24a returns .

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ところで上述のデータ伝送装置はこれを用いて演算処理
装置を構成することが可能であり、この演算処理装置に
おいては一般に各種機能部品の様々な状態を観察したい
場合があり、その方法としてはデータ伝送路に流れるデ
ータから観察することが考えられる。
By the way, the above-mentioned data transmission device can be used to configure an arithmetic processing device, and in this arithmetic processing device, there are cases in which it is generally desired to observe various states of various functional parts, and the method for doing so is to use data transmission. It is possible to observe this from the data flowing on the road.

しかるに上述のデータ伝送装置では、データ伝送路が自
走式シフトレジスタを用いて構成されており、データf
i通常25neθC〜50n日θCと非常に早く伝播さ
れるので、データから各種機能部品を観察することけで
きないものである。
However, in the above-mentioned data transmission device, the data transmission path is configured using a self-running shift register, and the data f
Since it is propagated very quickly, typically 25 ne θC to 50 n days θC, it is impossible to observe various functional parts from the data.

この発明けかかる問題点に鑑みてなされたもので、必要
な時にはデータをゆっくり少しずつ伝播させることので
きるデータ伝送装置を提供することを目的としている。
This invention was made in view of the above problems, and it is an object of the present invention to provide a data transmission device that can slowly propagate data little by little when necessary.

〔問題点を解決するための手段〕[Means for solving problems]

この発明は、データラッチとC素子とからなる自走式シ
フトレジスタを用いてデータ伝送路を構成してなるデー
タ伝送装置において、データの転送タイミングを指示す
るための指示手段と、該指示に応じて少々くとも1つの
C素子の制御僧号の出力タイミングを制御する転送タイ
ミング制御手段とを設けたものである。
The present invention provides a data transmission device in which a data transmission path is configured using a self-propelled shift register including a data latch and a C element. A transfer timing control means for controlling the output timing of the control signal of at least one C element is provided.

〔作用〕[Effect]

この発明においては、転送タイミング制御手段が作動す
ると、該転送タイミング制御手段はC素子の制御僧号の
出力を停止し、指示手段から指示が与えられると転送タ
イミング制御手段けC素子から制御信′8を出力させる
ものである。
In this invention, when the transfer timing control means is activated, the transfer timing control means stops outputting the control signal of the C element, and when an instruction is given from the instruction means, the transfer timing control means outputs the control signal from the C element. 8 is output.

〔実施例〕〔Example〕

以下、本発明の実施例を図について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第1図は本宛明の一実施例によるデータ伝送装置を示す
。図において、30け転送タイミング制御手段で、こね
、はD型フリップフロップ31.負論理ANDゲート3
2.負論理ORゲート33.C素子34゜インバータ3
5a〜35e、トグルスイッチ36.抵抗37a 、 
37b及び容量38によって構成されている。
FIG. 1 shows a data transmission device according to an embodiment of the present invention. In the figure, 30 transfer timing control means are connected to D-type flip-flops 31. Negative logic AND gate 3
2. Negative logic OR gate 33. C element 34° inverter 3
5a-35e, toggle switch 36. Resistor 37a,
37b and a capacitor 38.

39はデータの転送タイミングを指示するためのモにつ
いてはオーブンコレクタタイプの4人力NANDゲート
を用いて構成されている。
39 is constructed using an oven collector type four-man power NAND gate for a module for instructing data transfer timing.

次に動作について説明する。Next, the operation will be explained.

トグルスイッチ36がONの時には、伝送路は通常の動
作を行なう。そしてトグルスイッチ36をOFFにする
と、インバータ35aの出力が0になるので、伝送路を
伝搬されてきたデータHa素子7hまで到達し、そこで
一旦停止される。このときモメンタリスイッチ39けノ
ーマリオフであるが、これを押えると、D型フリップフ
ロップ31のクロック入力が1になってD型フリップフ
ロップ31の。
When the toggle switch 36 is ON, the transmission line operates normally. Then, when the toggle switch 36 is turned OFF, the output of the inverter 35a becomes 0, so that the output reaches the data Ha element 7h that has been propagated through the transmission path, and is temporarily stopped there. At this time, the momentary switch 39 is normally off, but when it is pressed, the clock input of the D-type flip-flop 31 becomes 1, and the D-type flip-flop 31 outputs a clock input of 1.

出力はlとなる。これによりC素子34のP2出カは1
、その反転出力であるP1出力Vioとなる。さらにイ
ンバータ35b、35cを経てインバータ35dの出力
は0となるので、再びC素子34のP2出力は0、反転
出力であるPL出力け1となる。このC素子34のP1
出力が一旦0となって1となることにより、C素子71
のP2出力が1となってOとなり、該C素子71は前段
の0素子?hKは受取ったことのP1出力を返し、次段
のC素子7j[P2出力を送って1ワードのデータを次
段に伝送し、こうしてモメンタリスイッチ39を操作す
ることによってデータが1ワードずつ伝送されることと
なる。
The output will be l. As a result, the P2 output of the C element 34 is 1
, its inverted output is the P1 output Vio. Furthermore, since the output of the inverter 35d becomes 0 after passing through the inverters 35b and 35c, the P2 output of the C element 34 becomes 0 and the PL output, which is an inverted output, becomes 1 again. P1 of this C element 34
As the output becomes 0 and then becomes 1, the C element 71
The P2 output becomes 1 and becomes O, and the C element 71 becomes the 0 element in the previous stage. hK returns the P1 output that it has received, and transmits the P2 output of the C element 7j [P2 output of the next stage to transmit one word of data to the next stage.In this way, by operating the momentary switch 39, data is transmitted one word at a time. The Rukoto.

以上のような本実施例の装置では、転送タイミング制御
回路によってC素子のP2.PIの出力タイミングを制
御するようにしたので、データを1ワードずつ区切って
伝搬させることができ、その結果本装置を用いて演算処
理装置を構成した場合には各種機能部品の様々な状態を
少しずつ区切って観察することが可能になる。
In the device of this embodiment as described above, the transfer timing control circuit controls the P2. Since the output timing of the PI is controlled, data can be propagated word by word, and as a result, when this device is used to configure an arithmetic processing unit, various states of various functional components can be changed slightly. It becomes possible to observe each part separately.

なお上記実施例ではC素子を2段構成としたが、これは
第3図に示すような1段であってもよい。
In the above embodiment, the C element has a two-stage structure, but it may have a one-stage structure as shown in FIG.

また上記実施例では非同期システム間でデータ伝送を行
なう場合について説明したが、本発明は同期システム間
でデータ伝送を行なう場合についても同様に適用でき、
この場合はC素子を同期型制御回路とすればよい。
In addition, although the above embodiment describes the case where data is transmitted between asynchronous systems, the present invention can be similarly applied to the case where data is transmitted between synchronous systems.
In this case, the C element may be a synchronous control circuit.

また上述の非同期自走式シフトレジスタに用いるC索子
は、第3図に示すC素子(以下、第1形C素子と記す)
7と異なる構成のもの、例えば第8図(a)に示す第2
形O素子50.あるいけ第8図(b)に示す第3形C素
子51等であってもよい。第8図(a)において、第2
形C素子50け第1形O素子7    ′を2段構成し
たものであり、又第8図(b)において、   □第3
形C素子51は2人力NANDゲー) 52a、52b
Furthermore, the C element used in the above-mentioned asynchronous self-propelled shift register is the C element shown in FIG. 3 (hereinafter referred to as the first type C element).
7, for example, the second one shown in FIG. 8(a).
O-type element 50. Alternatively, a third type C element 51 shown in FIG. 8(b) or the like may be used. In Figure 8(a), the second
It has a two-stage configuration of 50 first type O elements 7', and in Fig. 8(b), □3rd
Type C element 51 is a two-man NAND game) 52a, 52b
.

52c、負論理入力ORゲート53及びインバータ54
によって構成されている。
52c, negative logic input OR gate 53 and inverter 54
It is made up of.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明によれば、データラッチとC素子と
からなる自走式シフトレジスタを用いてデータ伝送路を
構成してなるデータ伝送装置において、指示手段からの
データ転送タイミングの指示に応じ、転送タイミング制
御手段により少なくとも1つのC素子の制御信号の出力
タイミングを制御するようにしたので、必要な時にはデ
ータをゆっくり伝搬させることができる効果がある。
As described above, according to the present invention, in a data transmission device in which a data transmission path is configured using a self-propelled shift register consisting of a data latch and a C element, Since the output timing of the control signal of at least one C element is controlled by the transfer timing control means, data can be propagated slowly when necessary.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例によるデータ伝送装置の構成
図、第2図は本件出願人の開発に係るデータ伝送装置の
全体構成図、第3図及び第4図はともに上記装置におい
て用いられている非同期自走式シフトレジスタの1例を
示す回路WItIli2図、第5図はこの非同期自走式
シフトレジスタの機能を説明するための図、第6図及び
第7図は上記装置の具体的な回路構成図、第8図(a)
 、 (1:+)は本発明で使用される他のC素子の例
を示す図である。 5・・・データ伝送路、6・・・並列データラッチ、7
・・・C素子(転送制御回路)、30・・・転送タイミ
ング制御回路(転送タイミング制御手段)、39・・・
モメンタリスイッチ(指示手段)。 なお図中、同一符号は同−又は相当品分を示す。
FIG. 1 is a block diagram of a data transmission device according to an embodiment of the present invention, FIG. 2 is an overall block diagram of a data transmission device developed by the applicant, and FIGS. 3 and 4 are both used in the above device. Figures 2 and 5 are diagrams for explaining the functions of this asynchronous free-running shift register, and Figures 6 and 7 are diagrams showing specific examples of the above-mentioned device. Circuit configuration diagram, Figure 8(a)
, (1:+) is a diagram showing an example of another C element used in the present invention. 5... Data transmission line, 6... Parallel data latch, 7
...C element (transfer control circuit), 30...transfer timing control circuit (transfer timing control means), 39...
Momentary switch (instruction means). In the figures, the same reference numerals indicate the same or equivalent items.

Claims (1)

【特許請求の範囲】[Claims] (1)複数のデータ記憶手段及び隣接段の転送制御回路
からの制御信号に応じて自段のデータ記憶手段を制御す
る各段の転送制御回路からなるシフトレジスタを用いて
構成されたデータ伝送路を備え、該データ伝送路により
システム間のデータ伝送を行なうデータ伝送装置であつ
て、データの転送タイミングを指示するための指示手段
と、該指示手段の出力に応じて少なくとも1つの上記転
送制御回路の制御信号の出力タイミングを制御する転送
タイミング制御手段とを備えたことを特徴とするデータ
伝送装置。
(1) A data transmission line configured using a shift register consisting of a plurality of data storage means and a transfer control circuit in each stage that controls the data storage means in its own stage according to a control signal from a transfer control circuit in an adjacent stage. a data transmission device for transmitting data between systems through the data transmission path, the data transmission device comprising: instruction means for instructing the data transfer timing; and at least one of the transfer control circuits according to the output of the instruction means. 1. A data transmission device comprising: transfer timing control means for controlling output timing of a control signal.
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