JPS62103312U - - Google Patents

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JPS62103312U
JPS62103312U JP19525385U JP19525385U JPS62103312U JP S62103312 U JPS62103312 U JP S62103312U JP 19525385 U JP19525385 U JP 19525385U JP 19525385 U JP19525385 U JP 19525385U JP S62103312 U JPS62103312 U JP S62103312U
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JP
Japan
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output
circuit
counter
word
shift register
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JP19525385U
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Pending legal-status Critical Current

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Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)

Description

【図面の簡単な説明】
図面は本考案の一実施例を示すもので、第1図
は回路構成を示すブロツク図、第2図は動作を説
明するためのタイミングチヤートである。 1,5…信号ライン、2,3…シフトレジスタ
、4…ワードカウンタ、8…タイミング信号発生
回路、9…FI/FOコントローラ、10…FI
/FOスタートスイツチ、13…FI/FOカウ
ンタ、16…フル・アダー、17,20…データ
ラツチ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 1ワードの上位ビツト側からシリアルに出力さ
    れるデジタルデータを1ビツトづつシフトしてラ
    ツチするシフトレジスタと、FI/FOスタート
    スイツチと、このスタートスイツチの操作により
    予め設定された周波数のクロツクをカウントする
    FI/FOカウンタと、1ワード内において、上
    記FI/FOカウンタのカウント値に応じたタイ
    ミングで上記シフトレジスタのラツチデータを順
    次取出すゲート回路と、このゲート回路の出力を
    累算する加算回路と、この加算回路の出力をFI
    /FO結果信号として出力する手段とを具備した
    ことを特徴とする音量制御回路。
JP19525385U 1985-12-20 1985-12-20 Pending JPS62103312U (ja)

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JP19525385U JPS62103312U (ja) 1985-12-20 1985-12-20

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JP19525385U JPS62103312U (ja) 1985-12-20 1985-12-20

Publications (1)

Publication Number Publication Date
JPS62103312U true JPS62103312U (ja) 1987-07-01

Family

ID=31152974

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19525385U Pending JPS62103312U (ja) 1985-12-20 1985-12-20

Country Status (1)

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JP (1) JPS62103312U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02306708A (ja) * 1989-05-22 1990-12-20 Alpine Electron Inc フェードアウト装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02306708A (ja) * 1989-05-22 1990-12-20 Alpine Electron Inc フェードアウト装置

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