JPS6199378A - N-channel field effect transistor - Google Patents
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Abstract
Description
【発明の詳細な説明】
Ｌ１１立旦貝且１
本発明は、ｎチャンネル電界効果トランジスタに関する
１泉立呈韮
ｎチャンネル電界効果トランジスタとして、従来、第１
図を伴なって次に述べる構成を有すゝ るも
のが提案されている。DETAILED DESCRIPTION OF THE INVENTION L11 N-channel field effect transistor The present invention relates to an n-channel field effect transistor.
A device having the configuration described below with accompanying figures has been proposed.
すなわち、例えばＧａ Ａｓでなる半絶縁性基板１上に
、ｎ型不純物及びｎ型不純物のいずれもドープさせてい
ない（ｎ型不純物及びｎ型不純物のいずれも積極的にド
ープさせることなしに形成されている）、−または例え
ば１０１６ａｔｏｍ／Ｃｍ３以下というような十分低い
ｐ型またはｎ型不純物濃度を有する、例えばＧａ Ａｓ
でなる半導体層２と、その半導体層２に比し高いｎ型不
純物濃度を有し勝つ半導体層２に比し小さな電子親和力
を有する例えばＡＩ Ｇａ１−ｘ （Ｏ＜ｘ＜ｉ）で
なるＮ型の半導体層３とが、それらの順に＠層されてい
る積層体４が形成されて 。That is, the semi-insulating substrate 1 made of, for example, GaAs is doped with neither an n-type impurity nor an n-type impurity (it is formed without actively doping either an n-type impurity or an n-type impurity). - or have a sufficiently low p-type or n-type impurity concentration, e.g. 1016 atoms/Cm3 or less, e.g. GaAs
An N-type semiconductor layer 2 made of, for example, AI Ga1-x (O<x<i), which has a higher n-type impurity concentration than the semiconductor layer 2 and a smaller electron affinity than the semiconductor layer 2. A stacked body 4 is formed in which the semiconductor layers 3 are layered in that order.
いる。There is.
しかして、積層体４０半導体層３上に、電極５が、ショ
ットキ接合６を形成するように、ストライプ上に、局部
的に、形成されている。Thus, the electrodes 5 are locally formed in stripes on the semiconductor layer 3 of the stacked body 40 so as to form a Schottky junction 6.
また、８１層体４の半導体ツ３上に、電極５を挟んだ両
位置において、上極６及び７が、半導体層３との間でオ
ーミック接触するように、電極５と並置して、形成され
ている。Further, upper electrodes 6 and 7 are formed on the semiconductor layer 3 of the 81-layer body 4 at both positions sandwiching the electrode 5 in parallel with the electrode 5 so as to make ohmic contact with the semiconductor layer 3. has been done.
よって、半導体層２をｎチャンネル形成用層とし、また
、半導体層３を電子供給層とし、また、電極６．７及び
５をそれぞれソースＮ ｍ、ドレイン電極及びゲート電
極としている構成を有している。Therefore, the structure is such that the semiconductor layer 2 is an n-channel forming layer, the semiconductor layer 3 is an electron supply layer, and the electrodes 6.7 and 5 are a source Nm, a drain electrode, and a gate electrode, respectively. There is.
以上が、従来提案されているｎチャンネル電界効果トラ
ンジスタの構成である。The above is the configuration of the conventionally proposed n-channel field effect transistor.
このような構成を有するｎチャンネル電界効果トランジ
スタによれば、ソース電極としての電極６と、ゲート電
極としての電極５との間に、制御ｆｌｌ電圧が印加され
ていない状態で、または、電極５側を正とする制御電圧
が所定の値（閾値電圧）以下の値で印加されている状態
では、半導体層３と電極５との間のショットキ接合９か
ら、半絶縁性基板１川に向って、ｎチャンネル形成用層
としての半導体層２の、電子供給層としての半導体層３
側まで広がっている空乏層のため、半導体Ｆ！Ｊ２の半
導体層３側に、電子蓄積層８は形成されていないか間断
されており、よって、ソース電極としての電極６と、ド
レイン電極とじ−での電極７との間はオフの状態である
。According to the n-channel field effect transistor having such a configuration, when the control full voltage is not applied between the electrode 6 as the source electrode and the electrode 5 as the gate electrode, or when the electrode 5 side When a control voltage with positive value is applied at a value equal to or lower than a predetermined value (threshold voltage), from the Schottky junction 9 between the semiconductor layer 3 and the electrode 5 toward the semi-insulating substrate 1, Semiconductor layer 2 as an n-channel forming layer, semiconductor layer 3 as an electron supply layer
Due to the depletion layer extending to the side, the semiconductor F! On the semiconductor layer 3 side of J2, the electron storage layer 8 is not formed or is interrupted, so that the electrode 6 serving as the source electrode and the electrode 7 at the drain electrode are in an OFF state. .
しかしながら、このような状態から、ソース電極として
の電極６と、ゲート電極としての電極５との間に、電極
５側を正とする制御電圧を印加させるか、または、電極
６及び５間に電極５側を正として印加している制御１１
電圧の値を、大にすれば、ショク１〜キ接合８から、半
導体層２の半導体層３側まで広がっている空乏層が、シ
ョットキ接合８側に後退するため、電子供給層としての
半導体層３からの電子が、半導体層２の半導体層３側に
蓄積する機（Ｍで、半導体層°２の半導体層３側に電子
蓄積層８が間断ないものとして形成され、よって、ソー
ス電極としての電極６と、ドレイン電極としての電極７
との間が、オン状態になる。However, in such a state, a control voltage with the electrode 5 side being positive is applied between the electrode 6 as the source electrode and the electrode 5 as the gate electrode, or a control voltage is applied between the electrodes 6 and 5. Control 11 where the 5 side is applied as positive
When the voltage value is increased, the depletion layer that extends from the Schottky junctions 1 to 8 to the semiconductor layer 3 side of the semiconductor layer 2 retreats to the Schottky junction 8 side, so that the semiconductor layer as an electron supply layer 3 accumulates on the semiconductor layer 3 side of the semiconductor layer 2 (in M, the electron storage layer 8 is continuously formed on the semiconductor layer 3 side of the semiconductor layer 2, and thus serves as a source electrode. Electrode 6 and electrode 7 as a drain electrode
is in the on state.
また、そのオン状態において、制御電圧の値を大にまた
は小に変更すれば、これに応じて、電子蓄積層８に蓄積
される電子の（６）が大にまた、は小に変更する。Furthermore, in the on state, if the value of the control voltage is changed to a large or small value, (6) of the electrons accumulated in the electron storage layer 8 is changed to a large or small value accordingly.
このため、ソース電極としての電極６と、ドレイン電極
としての電極７との間に、負荷（図示せず）を通じて、
所要の電源を接続した状態で、ソース電極としての手電
極６と、ゲート電極としての電極５との間に制御電圧を
印加させることによって、その制御電圧の値に応じて制
御された電流を、負荷に供給することができる、という
ｎチャンネル電界効果トランジスタとしての機能が得ら
れる。Therefore, through a load (not shown) between the electrode 6 as a source electrode and the electrode 7 as a drain electrode,
By applying a control voltage between the hand electrode 6 as the source electrode and the electrode 5 as the gate electrode with the required power source connected, a current controlled according to the value of the control voltage is generated. The function as an n-channel field effect transistor that can be supplied to a load is obtained.
また、従来、ｎチャンネル電界効果トランジスタとして
、第２図を伴なって次に述べる構成を有するものが提案
されている。Furthermore, an n-channel field effect transistor having the configuration described below with reference to FIG. 2 has been proposed.
すなわち、第１図で上述した半絶縁性基板１と同様の半
絶縁性基板１０上に、第１図で上述した半導体層２と同
様の半導体Ｂ１１と、ｎ型不純物及びｎ型不純物のいず
れもドープさせていない、または例えば１０ ａｔｏ
ｍ／ｃａｂ３以下というような十分低いｐがたまたはｎ
型不純物濃度を有する、且つ半導体層１１に比し小さな
電子親和力を有する例えばＡｔ Ｇａ （０＜
ｘ １−ｘ
ｘく１）でなる半導体層１２とが、それらの廟に積層さ
れているｗＩ層体２１が形成されている、しかして、積
層体２１の半導体層１２上に、例えば１０１８ａｔｏｍ
／ ｃｍ３以上というような積層体１１及び１２に比し
高いｎ型不純物濃度を有する、例えばＱａ Ａｓでなる
半導体層１３が、ストライプ上に、局部的に、形成され
ている。That is, on a semi-insulating substrate 10 similar to the semi-insulating substrate 1 described above in FIG. 1, a semiconductor B11 similar to the semiconductor layer 2 described above in FIG. undoped or e.g. 10 ato
Sufficiently low p or n such as m/cab3 or less
For example, AtGa (0<
A wI layer body 21 is formed in which a semiconductor layer 12 consisting of
A semiconductor layer 13 made of, for example, QaAs and having an n-type impurity concentration higher than that of the laminated bodies 11 and 12, such as /cm3 or more, is locally formed on the stripe.
また、積層体２１内に、半導体層１３を幅方向に挟んだ
再位置において、半導体層１１及び１２に比し高いｎ型
不純物ｃｉ度を有する半導体領域１５及び１６が、半導
体領域１５及び１６の表面側から、少なくとも半導体層
１１内に達する深さに、局部的に、例えばｎ型不純物イ
オンの打込処理によって形成されている。この場合、半
導体領域１５及び１６が、それら内側端を、半導体領域
１３の両件側端またはその近傍に位置するように形成さ
れている。Further, in the stacked body 21, semiconductor regions 15 and 16 having a higher n-type impurity ci than the semiconductor layers 11 and 12 are located at different positions sandwiching the semiconductor layer 13 in the width direction. It is locally formed from the surface side to a depth reaching at least into the semiconductor layer 11 by, for example, implanting n-type impurity ions. In this case, semiconductor regions 15 and 16 are formed such that their inner ends are located at or near both side ends of semiconductor region 13.
さらに、半導体領域１５及び１６上に、電極３１及び３
２が、それぞれ半導体領域１５及び１６との間でオーミ
ック接合するように、付さ １れている。な
おさらに、半導体層１３上に、電極３３が、付されてい
る。この場合、電極３３は、半導体層１３との間でショ
ットキ接合を形成しているように付されていても、また
オーミック接合するように付されていてもよい。Further, electrodes 31 and 3 are placed on the semiconductor regions 15 and 16.
2 are attached so as to make ohmic contact with the semiconductor regions 15 and 16, respectively. Furthermore, an electrode 33 is attached on the semiconductor layer 13. In this case, the electrode 33 may be attached so as to form a Schottky junction with the semiconductor layer 13, or may be attached so as to form an ohmic contact.
よって、半導体領域１５及び１６をそれぞれソース領域
及びドレイン領域とし、＆１層体２１の半導体層１１の
半導体領域１５及び１６間の領域をｎチャンネル形成用
層とし、電極３１．３２及び３３をそれぞれソース電極
、ドレイン電極及びゲート電極としている構成を有する
。Therefore, the semiconductor regions 15 and 16 are used as a source region and a drain region, respectively, the region between the semiconductor regions 15 and 16 of the semiconductor layer 11 of the &1 layer body 21 is used as an n-channel forming layer, and the electrodes 31, 32 and 33 are used as a source region, respectively. The structure includes an electrode, a drain electrode, and a gate electrode.
以上が、従来提案されているｎチャンネル電界効果トラ
ンジスタの構成である。The above is the configuration of the conventionally proposed n-channel field effect transistor.
このような構成を有するｎチャンネル電界効果トランジ
スタによれば、ソース電極としての電極３１と、ゲート
電極としての電極３３との間に、制御電圧が印加されて
いない状態で、または、ゲート電極としての電極３３側
を正とする制′ａ電圧が所定の値（ｆＨｉ電圧）以下の
値で印加されている状態では、積層体２１を構成してい
る半導体層１１の、ｎチャンネル形成用層としての、ソ
ース領域としての半導体領域１５とドレイン領域として
の半導体領域１６との間の領域のエネルギバンドのｌ１
Ｉｊ電子帯の頂が、その全域に亘って、フェルミレベル
より高いレベルにあるため、半導体層１１の、ｎチャン
ネル形成用層としての、半導体領域１５及び１６間の領
域の半導体層１２１ＱＩｌに、電子蓄積Ｆ１１８は形成
されていず、よって、ソース電極としての電極３１と、
ドレイン電極としての電極３２との間がオフ状態である
。According to the n-channel field effect transistor having such a configuration, a control voltage is not applied between the electrode 31 serving as the source electrode and the electrode 33 serving as the gate electrode, or when the electrode 33 serves as the gate electrode. In a state where the limiting voltage with the electrode 33 side being positive is applied at a value equal to or less than a predetermined value (fHi voltage), the semiconductor layer 11 constituting the stacked body 21 acts as an n-channel forming layer. , l1 of the energy band of the region between the semiconductor region 15 as the source region and the semiconductor region 16 as the drain region
Since the top of the Ij electron band is at a level higher than the Fermi level over the entire region, electrons are generated in the semiconductor layer 121QIl in the region between the semiconductor regions 15 and 16 of the semiconductor layer 11 as an n-channel forming layer. The storage F118 is not formed, so that the electrode 31 as a source electrode,
The electrode 32 serving as the drain electrode is in an off state.
しかしながら、このような状態から、ソース電極として
の電極３１と、ゲート電極としての電極３３との間に、
制御電圧を印加させるか、または、電極３１及び３３と
の間に電極３３側を正として印加している制御電圧の値
を大にすれば、半導体層１１の、ｎチャンネル形成用層
としての、ソース領域としての半導体領域１５とドレイ
ン領域としての半導体領域１６との間の領域のエネルギ
バンドの価電子帯の頂が、半導体層１２側において、フ
ェルミレベルより低いレベルになるため、半導体領域１
５及び１６のいずれか一方または双方から、電子が、半
導体層１１の、半導体領域１５及び１６間の領域の半導
体８１２側に蓄積し、よって、ｎチャンネル形成用層と
しての半導体層１１の、半導体領域１５及び１６１ｇ１
の領域の半導体層１２側に、電子蓄積層１８が形成され
、よって、ソース電極としての電極３１と、ドレイン電
極としての電極３２との間が、オン状態になる。However, from such a state, between the electrode 31 as the source electrode and the electrode 33 as the gate electrode,
By applying a control voltage or by increasing the value of the control voltage applied between the electrodes 31 and 33 with the electrode 33 side being positive, the semiconductor layer 11 as an n-channel forming layer can be The top of the valence band of the energy band in the region between the semiconductor region 15 as a source region and the semiconductor region 16 as a drain region is at a level lower than the Fermi level on the semiconductor layer 12 side.
Electrons from either one or both of semiconductor regions 15 and 16 accumulate on the semiconductor 812 side of the semiconductor layer 11 in the region between the semiconductor regions 15 and 16. Area 15 and 161g1
The electron storage layer 18 is formed on the semiconductor layer 12 side in the region, so that the region between the electrode 31 as the source electrode and the electrode 32 as the drain electrode is in an on state.
また、そのオン状態において、制御電圧の値が大にまた
は小に変更すれば、これに応じて、電子蓄積層１８に蓄
積される電子の両が第にまたは小に変更する。Further, in the on state, if the value of the control voltage is changed to a large or small value, the amount of electrons stored in the electron storage layer 18 changes to a large or small value accordingly.
このため、ソース電極としての電極３１と、ドレイン電
極どしての電極３２とのｒＮニ、負荷を通じて、所要の
電源を接を通じて、所要の電源を接続した状態で、ソー
ス電極としての電極３１と、ゲート電極としての電極３
３との間に制御電圧を印加させることによって、その制
御電圧の値に応じて制御された電流を、負荷に供給する
ことができる、というｎチャンネル電界効果トランジス
タとしての機能が得られる。Therefore, when the electrode 31 as a source electrode and the electrode 32 as a drain electrode are connected to the required power source through the load, the electrode 31 as the source electrode , electrode 3 as a gate electrode
By applying a control voltage between the transistor and the transistor 3, a function as an n-channel field effect transistor can be obtained in which a current controlled according to the value of the control voltage can be supplied to the load.
が ”しようとする問題点
第１図に示１従来のｎチャンネル電界効果トランジスタ
の場合、槓廟体４のｎチャンネル形成用層としての半導
体層２の、電子供給層としての半導体層３側に、電子蓄
積層８が間断のないものとして形成されているとき、そ
の電子蓄積層８の電子が、半導体層３、ショットキ接合
゛９及びゲート電極としての電極５をそれらの順に通っ
て、外部に漏洩するおそれを有する。1. In the case of a conventional n-channel field effect transistor, the problem is shown in FIG. 1. In the case of a conventional n-channel field effect transistor, there is When the electron storage layer 8 is formed without interruption, the electrons in the electron storage layer 8 pass through the semiconductor layer 3, the Schottky junction 9, and the electrode 5 as a gate electrode in that order to the outside. There is a risk of leakage.
また、このために、電子供給層としての半導体層３を、
それが、上述した外部に漏洩する電子に対して障壁層と
して作用するように、電子親和力の小さい半導体層で形
成すれば、ｎチャンネル形成用層とじての半導体Ｂ２の
、電子供給層としての半導体Ｗｉ３側に、電子供給１！
ｉ８が間断のないものとして形成させるに要するソース
電極としての電極６とゲート電極としての電極５との間
に印加する制御電圧、すなわち、ｎチャンネル電界効果
トランジスタがオフ状態から、オン状態になる閾値電圧
が、電極としての半導体層３の厚さ及びｎ型不純物濃度
が精密に！１Ｊｔｉｌｌされていない限り、所望の範囲
値で得られず、よって、ｎチャンネル電界効果トランジ
スタを製造するのに困難を伴なう、などの欠点を有して
いた。Moreover, for this purpose, the semiconductor layer 3 as an electron supply layer is
If it is formed of a semiconductor layer with low electron affinity so that it acts as a barrier layer against the electrons leaking to the outside as described above, the semiconductor B2 as an n-channel forming layer can be used as an electron supply layer. Electronic supply 1 to Wi3 side!
The control voltage applied between the electrode 6 as the source electrode and the electrode 5 as the gate electrode required to form i8 without interruption, that is, the threshold value for turning the n-channel field effect transistor from the OFF state to the ON state. The voltage, the thickness of the semiconductor layer 3 as an electrode, and the n-type impurity concentration are precisely controlled! Unless it is 1Jtill, a desired range of values cannot be obtained, and therefore, it is difficult to manufacture an n-channel field effect transistor.
また、第２図に示す従来のｎチャンネル電界効果トラン
ジスタの場合、積層体２１を構成している半導体ＦＪ１
２が、ｎチャンネル形成用層としての半導体Ｂ１１に比
し小さな電子親和力を有しているので、積層体２１の半
導体層１１のｎチャンネル形成用層としての、ソース領
域としての半導体領域１５とドレイン領域としての半導
体領域１６との間の領域の半導体層１２側に、電子蓄積
層１８が形成されているときに、その電子蓄積層８の電
子が、半導体！１２の半導体領域１５及び１６間の領域
、半導体層１３ ・及びゲート電極としての電極３３を
それらの順に通って外部に漏洩するので、半導体層１２
によって有効に阻止される。従って、第１図で上述した
従来のｎチャンネル電界効果トランジスタの上述した、
電子蓄積層から電子が外部に漏洩するという欠点を回避
することができる。Furthermore, in the case of the conventional n-channel field effect transistor shown in FIG.
2 has a smaller electron affinity than the semiconductor B11 as the n-channel forming layer, so the semiconductor region 15 as the source region and the drain as the n-channel forming layer of the semiconductor layer 11 of the stacked body 21 When the electron storage layer 18 is formed on the semiconductor layer 12 side in the region between the semiconductor region 16 and the semiconductor region 16, the electrons in the electron storage layer 8 are transferred to the semiconductor! The leakage to the outside passes through the region between the semiconductor regions 15 and 16 of 12, the semiconductor layer 13, and the electrode 33 as a gate electrode in that order.
effectively prevented by Therefore, the conventional n-channel field effect transistor described above in FIG.
The drawback that electrons leak to the outside from the electron storage layer can be avoided.
しかしながら、第２図に示す従来のｎチャンネル電界効
果トランジスタの場合、半導体層１２を有しているため
に、半導体層１３の厚さ及びｎ型不純物濃度を適当に選
定しても、半導体層１１の半導体領域１５及び１６間の
領域の半導体８１２側に、電子供給層１８を形成させる
に要するソース電極としての電極３１どゲート電極とし
ての電極３３との間に印加する制御電圧、すなわち、ｎ
チャンネル電界効果トランジスタがオフ状態からオン状
態になる閾値電圧が、はぼ零の値に固定され、閾値電圧
が零以外の所望のＶ！囲で得られず、このため、ｎチャ
ンネル電界効果トランジスタの適用範囲が制限されるな
どの欠点を有していた。However, since the conventional n-channel field effect transistor shown in FIG. 2 has the semiconductor layer 12, even if the thickness and n-type impurity concentration of the semiconductor layer 13 are appropriately selected, the semiconductor layer 11 A control voltage, n
The threshold voltage at which the channel field effect transistor changes from the off state to the on state is fixed at a value of approximately zero, and the threshold voltage is set to a desired value other than zero. Therefore, the range of application of n-channel field effect transistors is limited.
問題を解決するための手
よって本発明は、上述した従来のｎチャンネル電界効果
トランジスタの欠点を有効に回避し得る、新規なｎチャ
ンネル電界効果トランジスタを提案せんどするものであ
る。In order to solve the problem, the present invention proposes a new n-channel field effect transistor that can effectively avoid the above-mentioned drawbacks of the conventional n-channel field effect transistor.
本発明によるｎチャンネル電界効果トランジスタは、第
２図で上述した従来のｎチャンネル電界効果トランジス
タの場合と同様に、次に述べる構成を有する。すなわち
、半絶縁性基板上に、ｎ型不純物及びｎ型不純物のいず
れもドープさせていない、または十分低いｐ型またはｎ
型不純物濃度を有する第１の半導体層と、ｎ型不純物及
びｎ型不純物のいずれもドープさせていない、または十
は低いｐ方またはｎ型不純物濃度を有し且つ上記第１の
半導体層に比し小さな電子親和力を有する第２の半導体
層とが、それらの順に積層されている積層体が形成され
、上記積層体上に、上記第１及び第２の半導体層に比し
十分高いｎ型不純物濃度を有する第３の半導体層が、ス
トライプ状に、局部的に、形成され、上記積層体内に、
上記第３の半導体層を幅方向に挟んだ両位置において、
上記第１及び第２の半導体層に比し高いｎ型不純物濃度
を有する第１及び第２の半導体領域が、上記第２の半導
体層側から、少くと６上記第１の半導体廚内に達する深
さに、局部的に、形成され、上記第１及び第２の半導体
領域に第１及び第２の電極がそれぞれ付され、上記第３
の半導体層に第１の゛電極が付され、よって、上記第１
及び第２の半導体領域をそれぞれソース領域及びドレイ
ン領域とし、上記積層体の第１の半導体層の上記第１及
び第２の半導体領域間の領域をｎチャンネル形成用層と
し、上記第１、第２及び第３の電極をそれぞれソース電
極、ドレイン電極及びゲート電極としている構成を有す
る。また、このような構成において、上記半絶縁性基板
と、上記第１の半導体領域との間に、上記第ｉの半導体
層に比し十分高いｎ型不純物濃度を有する第４の半導体
層が介挿されている構成を有する作 川
ｉ上述した本発明によるｎチャンネル
電界効果トランジスタの場合、第２図で上述した従来の
ｎチャンネル電界効果トランジスタの場合と同様に、
このような構成を有するｎチャンネル電界効果トランジ
スタによれば、ソース電極としての電極３１と、ゲート
電極としての電極３３との間に、制御電圧が印加されて
いない状態で、または、ゲート電極としての電極３３側
を正とＪる制御２１１電圧が゛所定の値（閾値電圧）以
下の値で印加されている状態では、積層体２１を構成し
ている半導体層１１の、ｎチャンネル形成用層としての
、ソース領域としての半導体領域１５とドレイン領域と
しての半導体層［１６との間の領域のエネルギバンドの
価電子帯の頂が、その全域に亘って、フェルミレベルよ
り高いレベルにあるため、半導体層１１の、ｎチャンネ
ル形成用層としての、半導体領域１５及び１６間の領域
の半導体層１２側に、電子蓄積ＦＪ１８は形成されてい
ず、よって、ソース電極としての電極３１と、ドレイン
電極としての電極３２との間がオフ状態である。The n-channel field effect transistor according to the present invention has the following configuration similar to the conventional n-channel field effect transistor described above in FIG. That is, a semi-insulating substrate is doped with neither n-type impurities nor n-type impurities, or is doped with sufficiently low p-type or n-type impurities.
A first semiconductor layer having a p-type impurity concentration, and a first semiconductor layer doped with neither an n-type impurity nor an n-type impurity, or having a low p-type or n-type impurity concentration compared to the first semiconductor layer. A laminate is formed in which a second semiconductor layer having a small electron affinity is laminated in that order, and a sufficiently high n-type impurity is added to the laminate on the laminate, as compared to the first and second semiconductor layers. A third semiconductor layer having a concentration is locally formed in a stripe shape, and within the stack,
At both positions sandwiching the third semiconductor layer in the width direction,
First and second semiconductor regions having higher n-type impurity concentrations than the first and second semiconductor layers reach at least six regions of the first semiconductor layer from the second semiconductor layer side. first and second electrodes are formed locally at a depth, and first and second electrodes are attached to the first and second semiconductor regions, respectively;
A first electrode is attached to the semiconductor layer of
and a second semiconductor region as a source region and a drain region, respectively, a region between the first and second semiconductor regions of the first semiconductor layer of the stacked body as an n-channel forming layer, and The second and third electrodes are a source electrode, a drain electrode, and a gate electrode, respectively. Further, in such a configuration, a fourth semiconductor layer having a sufficiently higher n-type impurity concentration than the i-th semiconductor layer is interposed between the semi-insulating substrate and the first semiconductor region. A work with a composition that is inserted
i In the case of the n-channel field effect transistor according to the present invention described above, as in the case of the conventional n-channel field effect transistor described above in FIG. In a state where no control voltage is applied between the electrode 31 as a gate electrode and the electrode 33 as a gate electrode, or when the control voltage 211 with the electrode 33 side as a gate electrode being positive is set to a predetermined value ( When the voltage is applied at a value equal to or lower than the threshold voltage (threshold voltage), the semiconductor region 15 as the source region and the semiconductor layer [ as the drain region] of the semiconductor layer 11 forming the stacked body 21 are Since the top of the valence band of the energy band in the region between 16 and 16 is at a level higher than the Fermi level over the entire region, the semiconductor regions 15 and 16 serve as n-channel forming layers of the semiconductor layer 11. The electron storage FJ 18 is not formed on the semiconductor layer 12 side in the region between them, and therefore, the region between the electrode 31 as the source electrode and the electrode 32 as the drain electrode is in an off state.
しかしながら、このような状態から、ソース電極として
の電極３１と、ゲート電極としての電極３３との間に、
制御電圧を印加させるか、または、電極３１及び３３と
の間に電極３３側を正として印加している制御電圧の値
を大にすれば、半導体層１１の、ｎチャンネル形成用層
としての、ソース領域としての半導体領域１５とドレイ
ン領域としての半導体領域１６との間の領域のエネルギ
バンドの価電子帯の頂が、半導体層１２側において、フ
ェルミレベルより低いレベルになるため、半導体層［１
５及び１６のいずれか一方または双方から、電子が、半
導体層１１の、半導体層ｂＸ１５及び１６間の領域の半
導体Ｆ１１２側に蓄積し、よって、ｐチャンネル形成用
層としての半導体層１１の、半導体領域１５及び１６間
の領域の半導体層１２側に電子蓄積層１８が形成され、
よって、ソース電極としての電極３１と、ドレインＴｒ
ｉとしての電極３２との間が、オン状態になる。However, from such a state, between the electrode 31 as the source electrode and the electrode 33 as the gate electrode,
By applying a control voltage or by increasing the value of the control voltage applied between the electrodes 31 and 33 with the electrode 33 side being positive, the semiconductor layer 11 as an n-channel forming layer can be Since the top of the valence band of the energy band in the region between the semiconductor region 15 as a source region and the semiconductor region 16 as a drain region is at a level lower than the Fermi level on the semiconductor layer 12 side, the semiconductor layer [1
Electrons from one or both of the semiconductor layers b An electron storage layer 18 is formed on the semiconductor layer 12 side in a region between regions 15 and 16,
Therefore, the electrode 31 as a source electrode and the drain Tr
The connection between the electrode 32 and the i is turned on.
また、そのオン状態にＪ３いて、制御電圧の値が大にま
たは小に変更すれば、これに応じて、電子蓄積ｆｆ１８
に蓄積される電子の両が大にまたは小に変更する。In addition, if J3 is in the on state and the value of the control voltage is changed to large or small, the electron storage ff18
Both of the electrons accumulated in the electron change to large or small.
このため、ソース電極としての電極３１と、ドレイン電
極としての電極３２との間に、負荷を通じて、所要の電
源を接続した状態で、ソース電極としての電極３１と、
ゲーＩ−電極としての電極３３との間に制御電圧を印加
させることによりて、その制御２ＩＩ電圧の値に応じて
制御された電流を、負荷に供給することができる、とい
うｎチャンネル電界効果トランジスタとしての機能が得
られる。Therefore, in a state where a required power source is connected between the electrode 31 as a source electrode and the electrode 32 as a drain electrode through a load, the electrode 31 as a source electrode and the electrode 32 as a drain electrode,
An n-channel field effect transistor that can supply a current controlled according to the value of the control voltage to a load by applying a control voltage between the gate electrode and the electrode 33. This function can be obtained as follows.
また、本発明によるｎチャンネル電界効果トランジスタ
の場合、積層体２１を構成している半導体Ｂ１２が、ｎ
チャンネル形成用層としての半導体Ｊｉ！１１に比し小
さな電子親和力を有しているので１．積層体２１の半導
体ｍｉｉのｎチャンネル形成用層としての、ソース領域
としての半導体領域１５とドレイン領域としての半導体
領域１６との間の領域の半導体層１２側に、電子蓄積層
１８が形成されているときに、゛その電子蓄１？ｉ層８
の電子が、半導体層１２の半導体ＩＩ域１５及び１６間
の領域、半導体層１３及びゲート電極としての電極３３
をそれらの順に通って外部に１ｉＩｉｉ洩するので、半
導体層１２によって有効に阻止される。従って、第１図
で上述した従来のｎチャンネル電界効果トランジスタの
上述した、電子蓄積層から電子が外部に漏洩するという
欠点を回避することができる。Further, in the case of the n-channel field effect transistor according to the present invention, the semiconductor B12 constituting the stacked body 21 is n
Semiconductor Ji as a channel forming layer! 1. has a smaller electron affinity than 1.11. An electron storage layer 18 is formed on the semiconductor layer 12 side in a region between the semiconductor region 15 as a source region and the semiconductor region 16 as a drain region as an n-channel forming layer of the semiconductor mii of the stacked body 21. When there is, ``Is that electronic storage 1? i layer 8
The electrons are transmitted to the region between the semiconductor II regions 15 and 16 of the semiconductor layer 12, the semiconductor layer 13, and the electrode 33 as a gate electrode.
leaks to the outside through these parts in that order, so it is effectively blocked by the semiconductor layer 12. Therefore, it is possible to avoid the above-described drawback of the conventional n-channel field effect transistor shown in FIG. 1 that electrons leak to the outside from the electron storage layer.
１肥立１浬
しかしながら、本発明によるｎチャンネル電界効果トラ
ンジスタの場合、第２の半導体層を有しているとしても
、第１の半導体層の第１及び第２の半導体領域間の領域
の第２の半、心体層側に、電子供給層を形成するに要す
るソース電極としての第１の電極とゲート電極としての
第２の電極との間に印加する制御ｌ電圧、°すなわち、
ｎチャンネル電界効果トランジスタがオフ状ｇ３１から
オン状態になる閾値電圧が、第１の半導体層の禁止帯幅
と、第１及び第２の半導体層の厚ざの比と、第１及び第
３の半導体層の電子親和力の差とによって、所望の範囲
値に得られ、このため、ｎチャンネル電界効果トランジ
スタの適用範囲が第２図で上述した従来のｎチャンネル
電界効果トランジスタの場合に比し拡大される、という
特徴を有する。However, in the case of the n-channel field effect transistor according to the invention, even with the second semiconductor layer, the first semiconductor layer in the region between the first and second semiconductor regions is In the second half, on the core layer side, the control voltage applied between the first electrode as a source electrode and the second electrode as a gate electrode required to form an electron supply layer, ° that is,
The threshold voltage at which the n-channel field effect transistor changes from the off state g31 to the on state is determined by the forbidden band width of the first semiconductor layer, the ratio of the thicknesses of the first and second semiconductor layers, and the ratio of the first and third semiconductor layers. Due to the difference in electron affinity of the semiconductor layers, a desired range of values can be obtained, and therefore the range of application of the n-channel field effect transistor is expanded compared to the case of the conventional n-channel field effect transistor described above in FIG. It has the characteristic of
実施例
次に、第３図を伴なって本発明によるｎチャンネル電界
効果トランジスタの実施例を述べよう。Embodiment Next, an embodiment of an n-channel field effect transistor according to the present invention will be described with reference to FIG.
第３図において、第２図との対応部分には同一符号を付
して詳細説明を省略する。In FIG. 3, parts corresponding to those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
も Ｍ３図に示す本発明によるｎチャンネル電界効果ト
ランジスタの実施例は、第２図で上述した従来のｎチャ
ンネル電界効果トランジスタにおいて、その半絶縁性基
板１０と、ｎチャンネル形成用層としての半導体層１１
との管に、その半導体層１１に比し十分高いｐ型不純物
濃度を有する、例えばＧａ ＡＳでなる半導体層１４が
介挿されていることを除いて、第２図で上述した従来の
ｎチャンネル電界効果トランジスタと同様の構成を有す
る。The embodiment of the n-channel field effect transistor according to the present invention shown in FIG. M3 is the same as the conventional n-channel field effect transistor described above in FIG. 11
The conventional n-channel described above in FIG. 2 is different from the conventional n-channel tube described above in FIG. It has a similar configuration to a field effect transistor.
以上が、本発明によるｎチャンネル電界効果トランジス
タの実施例の構成である。The above is the configuration of the embodiment of the n-channel field effect transistor according to the present invention.
このような構成によれば、
このようなｈ１成を有するｎチャンネル電界効果トラン
ジスタによれば、ソース電極としての電極３１と、ゲー
ト電極としての電極３３との間に、制御電圧が印加され
ていない状態で、または、ゲート電極としての電極３３
側を正とする制御電圧が所定の値（閾値電圧）以下の値
で印加されている状態では、積層体２１を構成している
半導体層１１の、ｎチャンネル形成用層としての、ソー
ス領域としての半導体領域１５とドレイン領域としての
半導体領域１６との間の領域のエネルギバンドの価電子
帯の頂が、その全域に亘って、フェルミレベルより高い
レベルにあるため、半導体）’ｉ１１の、ｎチャンネル
暫
形成用層としての、半導体層ＪＩＩｔ１５及び７６間の
領域の半導体層１２側に、電子蓄積層１８は形成されて
いず、よって、ソース電極としての電極３１と、ドレイ
ン電極としての電極３２との間がオフ状態である。According to such a configuration, according to the n-channel field effect transistor having such an h1 configuration, no control voltage is applied between the electrode 31 as the source electrode and the electrode 33 as the gate electrode. electrode 33 in the state or as a gate electrode
In a state where a control voltage with the positive side being applied at a value equal to or lower than a predetermined value (threshold voltage), the semiconductor layer 11 constituting the stacked body 21 is used as an n-channel forming layer and as a source region. Since the top of the valence band of the energy band in the region between the semiconductor region 15 and the semiconductor region 16 as the drain region is at a level higher than the Fermi level over the entire region, n of the semiconductor )'i11 The electron storage layer 18 is not formed on the semiconductor layer 12 side in the region between the semiconductor layers JIIt15 and JIIt76 as a channel temporary formation layer, so that the electrode 31 as a source electrode and the electrode 32 as a drain electrode are not formed. The period between is the off state.
しかしながら、このような状態から、ソース電極として
の電極３１と、ゲート電極としてのＴｉ Ｆｉ ３３と
の間に、制ｍ電圧を印加させるか、または、電極３１及
び３３との間に電極３３側を正として印加している制御
電圧の値を大にすれば、第４図に示ずように、半導体ｌ
ｉ！ｉ１１の、ｐチャンネル形成用層としての、ソース
領域としての半導体領域１５とドレイン領域としての半
導体領域１６との間の領域のエネルギバンドの価電子帯
の頂が、半導体Ｉｔ！Ｆ１２側において、フェルミレベ
ルより低いレベルになるため、半導体領域１５及び１６
のいずれか一方または双方から、電子が、半導体ｍ１１
の、半導体領域１５及び１６間の領域の半導体層１２側
に蓄積し、よって、ｐチャンネル形成用層としての半導
体層１１の、半導体領域１５及び１６間の領域の半導体
層１２側に、電子蓄積層１８が形成され、よって、ソー
ス電極としての電極３１と。However, in such a state, a controlling voltage is applied between the electrode 31 as the source electrode and the Ti Fi 33 as the gate electrode, or the electrode 33 side is connected between the electrodes 31 and 33. If the value of the positive control voltage applied is increased, the semiconductor l
i! The top of the valence band of the energy band in the region between the semiconductor region 15 as the source region and the semiconductor region 16 as the drain region in the p-channel forming layer of i11 is the semiconductor It! On the F12 side, since the level is lower than the Fermi level, the semiconductor regions 15 and 16
Electrons from one or both of the semiconductor m11
Therefore, electrons are accumulated on the semiconductor layer 12 side in the region between the semiconductor regions 15 and 16 of the semiconductor layer 11 as a p-channel forming layer. A layer 18 is formed and thus an electrode 31 as a source electrode.
ドレイン電極としての電極３２との間が、オン状態にな
る。The connection between the drain electrode and the electrode 32 is turned on.
また、そのオン状態において、制御１ｆｆｉ圧の値が大
にまたは小に変更すれば、これに応じて、電子蓄積層１
８に蓄積される電子の但が大にまたは小に変更する。In addition, in the on state, if the value of the control 1ffi pressure is changed to a large or small value, the electron storage layer 1
Change the number of electrons stored in 8 to be large or small.
このため、ソース電極としての電極３１と、ドレイン電
極としての電極３２との間に、負荷を通じて、所要の電
源を接続した状態で、ソース電極としての電極３１と、
ゲート電極としての電極３３との間に制ＯＩｌ電圧を印
加させることによって、その制御電圧の値に応じて制御
された電流を、負荷に供給することができる、というｎ
チャンネル電界効果トランジスタとしての機能が得られ
る。Therefore, in a state where a required power source is connected between the electrode 31 as a source electrode and the electrode 32 as a drain electrode through a load, the electrode 31 as a source electrode and the electrode 32 as a drain electrode,
By applying a control voltage between the electrode 33 as a gate electrode, a current controlled according to the value of the control voltage can be supplied to the load.
A function as a channel field effect transistor can be obtained.
上述においては、半導体層１１及び１４が互に同じ材料
乃至組成から構成され、従って、半 １導体
層１２及び１４の電子親和力が互に同じ値を有する場合
につき述べたが、半導体層１１及び１４が互に異なる材
料乃至組成を有して、互に異なる電子親和力を有する場
合は、ｎチャンネル電界効果トランジスタのオフ状態及
びオン状態が、第４図に対応しているＭ５図及び第６図
に示すエネルギレベルをとることに得られるものである
。そしてこの場合は、それら半導体層１１及び１４の電
子親和力をそれぞれλ１及びλ４とするとき、上述した
しで■□が、ｖＴ″′ｔ２／１１・８ｇ１＋（λ１〜λ
４）で与えられる。従って、半導体層１１の禁止帯幅Ｅ
ｇ１、半導体層１１及び１２の厚さｔｌ及びｔ２の比、
半導体層１１及び１４の電子親和力λ１及びλ４を適当
に選定することによって、閾値電圧が所望の範囲値で得
られる。In the above description, the semiconductor layers 11 and 14 are made of the same material or composition, and therefore the semiconductor layers 12 and 14 have the same electron affinity. have different materials or compositions and different electron affinities, the off state and on state of the n-channel field effect transistor will be shown in Fig. M5 and Fig. 6, which correspond to Fig. 4. This is obtained by taking the energy level shown. In this case, if the electron affinities of the semiconductor layers 11 and 14 are λ1 and λ4, respectively, then
4) is given by Therefore, the forbidden band width E of the semiconductor layer 11
g1, the ratio of the thicknesses tl and t2 of the semiconductor layers 11 and 12,
By appropriately selecting the electron affinities λ1 and λ4 of the semiconductor layers 11 and 14, the threshold voltage can be obtained within a desired range of values.
第１図及び第２図は、それぞれ従来のｎチャンネル電界
効果トランジスタを示す路線的断面図である。
第３図は、本発明によるｎチャンネル電界効果トランジ
スタの実施例を示す路線的断面図である。
第４図、第５図及び第６図は、第３図に示す本発明によ
るｎチャンネル電界効果トランジスタの説明に供するエ
ネルギバンド図である。
１．１０・・・・・・・・・・・・半絶縁性基板、２，
３．１１．１２．１３．１４
・・・・・・・・・・・・・・・半導体層５．６．７，
３１．３２．３３FIGS. 1 and 2 are cross-sectional views showing conventional n-channel field effect transistors, respectively. FIG. 3 is a cross-sectional view showing an embodiment of an n-channel field effect transistor according to the present invention. 4, 5, and 6 are energy band diagrams for explaining the n-channel field effect transistor according to the present invention shown in FIG. 3. 1.10・・・・・・・・・Semi-insulating substrate, 2,
3.11.12.13.14 ...... Semiconductor layer 5.6.7,
31.32.33
Claims (1)
ずれもドープさせていない、または十分低いｐ型または
ｎ型不純物濃度を有する第１の半導体層と、ｐ型不純物
及びｎ型不純物のいずれもドープさせていない、または
十分低いｐ方またはｎ型不純物濃度を有し且つ上記第１
の半導体層に比し小さな電子親和力を有する第２の半導
体層とが、それらの順に積層されている積層体が形成さ
れ、 上記積層体上に、上記第１及び第２の半導 体層に比し十分高いｎ型不純物濃度を有する第３の半導
体層が、ストライプ状に、局部的に、形成され、上記積
層体内に、上記第３の半導体層を幅方向に挟んだ両位置
において、上記第１及び第２の半導体層に比し高いｎ型
不純物濃度を有する第１及び第２の半導体領域が、上記
第２の半導体層側から、少くとも上記第１の半導体層内
に達する深さに、局部的に、形成され、 上記第１及び第２の半導体領域に第１及び 第２の電極がそれぞれ付され、上記第３の半導体層に第
１の電極が付され、 よつて、上記第１及び第２の半導体領域を、それぞれソ
ース領域及びドレイン領域とし、上記積層体の第１の半
導体層の上記第１及び第２の半導体領域間の領域をｎチ
ャンネル形成用層とし、上記第１、第２及び第３の電極
をそれぞれソース電極、ドレイン電極及びゲート電極と
しているｎチャンネル電界効果トランジスタにおいて、 上記半絶縁性基板と、上記第１の半導体領 域との間に、上記第１の半導体層に比し十分高いｐ型不
純物濃度を有する第４の半導体層が介挿されていること
を特徴とするｎチャンネル電界効果トランジスタ。 ２、特許請求の範囲第１項記載のｎチャンネル電界効果
トランジスタにおいて、 上記第２の半導体層が、上記第１の半導体 層側が上記第３の半導体層側に比して小さな電子親和力
を有していることを特徴とするｎチャンネル電界効果ト
ランジスタ。 ３、特許請求の範囲第１項記載のｎチャンネル電界効果
トランジスタにおいて、 上記第４の半導体層が、上記第１の電極に 接続されていることを特徴とするｎチャンネル電界効果
トランジスタ。[Claims] 1. A first semiconductor layer doped with neither a p-type impurity nor an n-type impurity, or having a sufficiently low p-type or n-type impurity concentration, on a semi-insulating substrate; Doped with neither a type impurity nor an n-type impurity, or having a sufficiently low p-type or n-type impurity concentration, and the first
A laminate is formed in which a second semiconductor layer having a smaller electron affinity than the first and second semiconductor layers is stacked in that order, and on the laminate, a second semiconductor layer having a smaller electron affinity than the first and second semiconductor layers is formed. A third semiconductor layer having a sufficiently high n-type impurity concentration is locally formed in a stripe shape, and the third semiconductor layer is formed in the stacked body at both positions sandwiching the third semiconductor layer in the width direction. and a depth at which first and second semiconductor regions having a higher n-type impurity concentration than the second semiconductor layer reach at least into the first semiconductor layer from the second semiconductor layer side, locally formed, first and second electrodes are attached to the first and second semiconductor regions, respectively, and a first electrode is attached to the third semiconductor layer; and a second semiconductor region are respectively used as a source region and a drain region, a region between the first and second semiconductor regions of the first semiconductor layer of the stacked body is used as an n-channel forming layer, and the first, In an n-channel field effect transistor in which second and third electrodes are used as a source electrode, a drain electrode, and a gate electrode, respectively, the first semiconductor layer is disposed between the semi-insulating substrate and the first semiconductor region. An n-channel field effect transistor characterized in that a fourth semiconductor layer having a p-type impurity concentration sufficiently higher than that of the n-channel field effect transistor is interposed therein. 2. In the n-channel field effect transistor according to claim 1, the second semiconductor layer has a smaller electron affinity on the first semiconductor layer side than on the third semiconductor layer side. An n-channel field effect transistor characterized by: 3. The n-channel field effect transistor according to claim 1, wherein the fourth semiconductor layer is connected to the first electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22011484A JPS6199378A (en) | 1984-10-19 | 1984-10-19 | N-channel field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22011484A JPS6199378A (en) | 1984-10-19 | 1984-10-19 | N-channel field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199378A true JPS6199378A (en) | 1986-05-17 |
Family
ID=16746129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22011484A Pending JPS6199378A (en) | 1984-10-19 | 1984-10-19 | N-channel field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199378A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028968A (en) * | 1990-01-02 | 1991-07-02 | The Aerospace Corporation | Radiation hard GaAs high electron mobility transistor |
| JPH03122157U (en) * | 1990-03-27 | 1991-12-13 |
-
1984
- 1984-10-19 JP JP22011484A patent/JPS6199378A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5028968A (en) * | 1990-01-02 | 1991-07-02 | The Aerospace Corporation | Radiation hard GaAs high electron mobility transistor |
| JPH03122157U (en) * | 1990-03-27 | 1991-12-13 |
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