JPS619057A - Zero inserting circuit - Google Patents

Zero inserting circuit

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Publication number
JPS619057A
JPS619057A JP59129705A JP12970584A JPS619057A JP S619057 A JPS619057 A JP S619057A JP 59129705 A JP59129705 A JP 59129705A JP 12970584 A JP12970584 A JP 12970584A JP S619057 A JPS619057 A JP S619057A
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JP
Japan
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signal
parallel
output
input
serial
Prior art date
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Pending
Application number
JP59129705A
Other languages
Japanese (ja)
Inventor
Kenji Shioyama
塩山 健司
Shunei Noda
野田 俊英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Publication of JPS619057A publication Critical patent/JPS619057A/en
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L13/00Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)

Abstract

PURPOSE:To obtain a zero insertion circuit with simple circuit constitution by outputting a pulse signal from a serial input parallel shift register and utilizing the said pulse signal when the same high level of >=consecutive 5 bits is inputted. CONSTITUTION:A parallel data signal (a) is outputted as a serial data signal (c) from a parallel input serial output converting element 1, then same consecutive high level of >=5 bits is outputted as the signal (c), and when a control signal (h) enabling zero insertion is at a possible level, a pulse signal is outputted from an output data representing a level 5 clocks before among parallel data from the serial input parallel shift register 3. The shift operation of the converting element 1 is stopped by one clock's share by using the signal and the said signal is fed to a counter circuit 2 via an inverter 13 at the same time, the counting is stopped by one clock's share to retard a signal (d) as a load signal by a time inserted with zero. Further, an output signal of the inverter 13 is fed to a gate circuit 11 together with the signal (c) and zero is inserted to the signal (c) by bringing the output to a zero level.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、並列データ信号をHDLC伝送手順に準拠し
た方式で直列伝送データ信号にして伝送する際にゼロ挿
入の信号処理を行なうゼロ挿入口  路に関するもので
ある。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a zero insertion port that performs signal processing of zero insertion when transmitting a parallel data signal as a serial transmission data signal in a method compliant with HDLC transmission procedures. It is something.

従来例の構成とその問題点 マイクロコンピュータなどのメモリ等に格納されるデー
タを、HDLC伝送手順に準拠して、直列データ信号と
して伝送する場合、フラグとデータ部分とを誤りなく受
信側で認識できるように。
Conventional configuration and its problems When data stored in the memory of a microcomputer, etc. is transmitted as a serial data signal in accordance with the HDLC transmission procedure, the flag and data part can be recognized on the receiving side without error. like.

フラグ以外では5ビット以上連続同一ハイレベルとなる
時、次の1ビツトにはデータ信号に存在しないゼロを挿
入する必要がある。
When 5 or more bits are at the same high level continuously except for flags, it is necessary to insert a zero that does not exist in the data signal into the next 1 bit.

従来、ゼロ挿入は、ソフト処理として、5ビツト以上連
続同一ハイレベルのデータがある時、次にデータに存在
しないゼロを挿入する処理をマイクロコンピュータ等の
計算処理で行い、直列データ信号として伝送する方法が
とられている。通常、マイクロコンピュータは他のプロ
グラム処理も同時に並行して行っている。このため、並
列処理するプログラムのマイクロコンピュータの占有時
間は短いほど望ましく、上記のような処理を行なうプロ
グラムでは、必然的に占有時間の増加をまねき、プログ
ラム処理速度を遅くするという問題点を有する。
Conventionally, zero insertion is performed as a software process, and when there is data with the same high level for 5 or more consecutive bits, the process of inserting zeros that do not exist in the data is performed using a calculation process such as a microcomputer, and the data is transmitted as a serial data signal. A method is being taken. Normally, microcomputers also process other programs in parallel. For this reason, it is desirable that the time occupied by the microcomputer for a program to be processed in parallel is as short as possible, but programs that perform the above-mentioned processing inevitably have the problem of increasing the occupied time and slowing down the program processing speed.

次に、ハードウェア処理の従来例について第1図を用い
て説明する6第1図は並列データ信号を7      
 ハードウェア処理する従来のゼロ挿入回路の回路図で
、(1)は並列入力直列出力変換素子であり。
Next, a conventional example of hardware processing will be explained using Fig. 1.6 Fig. 1 shows how parallel data signals are
This is a circuit diagram of a conventional zero insertion circuit that performs hardware processing. (1) is a parallel input serial output conversion element.

伝送されてくる並列データ信号(a)を、クロック信号
(b)を受けるごとにシフトして直列データ信号(C)
に変換する。(2)はカウンタ回路で、クロック信号(
b)をある数(この場合8回)だけカウントするごとに
パルス信号(d)を発生し、並列入力直列出力変換素子
(1)にロード信号として、またゼロ挿入の可否を制御
する後述のDフリップフロップ(6)にクロック信号と
して、各々供給する。
The transmitted parallel data signal (a) is shifted every time it receives a clock signal (b) and is converted into a serial data signal (C).
Convert to (2) is a counter circuit with a clock signal (
Every time b) is counted a certain number (8 times in this case), a pulse signal (d) is generated, and is used as a load signal to the parallel input serial output conversion element (1), and is used as a D (described later) to control whether or not to insert zero. Each is supplied as a clock signal to the flip-flop (6).

(3)は直列入力並列シフトレジスタで、並列入力直列
出力変換素子(1)による直列データ信号(c)を入力
とし、クロック信号(b)を受けるごとに入力をシフト
して並列データ(e工)〜(e5)として出力し、ゲー
ト回路(4)に供給する。(5)はJ−にフリップフロ
ップで、ゲート回路(4)の出力(f)を入力とし、出
力(g)は、直列入力並列シフトレジスタ(3)にクリ
ア信号として、またゲート回路(7)に入力信号として
供給する。(6)はゼロ挿入の可否を制御するDフリッ
プフロップで、カウンタ回路(2)の出力信号であるパ
ルス信号(d)をクロック信号とし、並列入力直列出力
変換素子(1)へのロード信号の       シタイ
ミングと同時に、ゼロ挿入の可否の制御信号(h)を入
力信号としてラッチし、ゼロ挿入可否の信号(i)とし
て、J−にフリップフロップ(5)の出力(g)ととも
にゲート回路(7)に供給する。前記ゲート回路(7)
の出力信号(j)は、並列入力直列出力変換素子(1)
にインバータ(8)を介してクロックインヒピット信号
として、またカウンタ回路(2)にイネーブル信号とし
て、またゲート回路(9)にゼロレベル入力信号として
それぞれ供給される。同時に、前記ゲート回路(9)に
並列入力直列出力変換素子(1)による直列データ信号
(C)と共に入力し、直列伝送データ信号(k)を得る
(3) is a serial input parallel shift register which inputs the serial data signal (c) from the parallel input serial output conversion element (1), shifts the input every time it receives the clock signal (b), and converts the parallel data (e-processing) into parallel data. ) to (e5) and supplied to the gate circuit (4). (5) is a flip-flop at J-, which inputs the output (f) of the gate circuit (4), and the output (g) is used as a clear signal to the series input parallel shift register (3), and also to the gate circuit (7). as an input signal. (6) is a D flip-flop that controls whether or not to insert zero, and uses the pulse signal (d), which is the output signal of the counter circuit (2), as a clock signal, and outputs the load signal to the parallel input serial output conversion element (1). At the same time as the timing, a control signal (h) indicating whether or not to insert a zero is latched as an input signal, and is sent to J- along with the output (g) of the flip-flop (5) as a signal (i) indicating whether or not to insert a zero. ). The gate circuit (7)
The output signal (j) of the parallel input serial output conversion element (1)
The signal is supplied to the inverter (8) as a clock input signal, to the counter circuit (2) as an enable signal, and to the gate circuit (9) as a zero level input signal. At the same time, it is input to the gate circuit (9) together with the serial data signal (C) from the parallel input serial output conversion element (1) to obtain a serial transmission data signal (k).

カウンタ回路(2)の出力信号であるパルス信号(d)
を外部への出力とし、同時に並列データ信号(a)が並
列入力直列出力変換素子(1)に伝送され、直列データ
信号(、)として出力される。直列データ信号(c)が
5ビツト以上連続同一ハイレベルとなる時、直列入力並
列シフトレジスタ(3)による並列データ(el)〜(
e、)には、最新クロックから5クロック前の出力まで
すべてハイレベルで出力され、ゲート回路(4)の出力
(f)はハイレベルの信号として出力され葛。J−にフ
リップフロップ(5)は、前記ハイレベルの信号である
出力(f)を入力とし、クロック信号(b)を受け、パ
ルス信号を出力(g)として出力する。ゼロ挿入の可否
の制御信号(h)が可レベルの信号の時、前記パルス信
号である出力(g)とゼロ挿入の可否を制御するDフリ
ップフロップ(6)からの信号(i)とを入力としたゲ
ート回路(7)は、パルス信号である出力信号(j)を
出力する。この出力信号(j)をインバータ(8)を介
して並列入力直列出力変換素子(1)に供給してシフト
動作を1クロック分だけ停止させ、同時に前記出力信号
(j)をカウンタ回路(2)に供給してカウント動作を
1クロック分停止させ、ゼロを挿入する時間分だけロー
ド信号としてのパルス信号(d)を遅延させ、さらに同
時に・直列データ信号(c)と共にゲート回路(9)に
供給してその出力をゼロレベルにすることにより、並列
データ信号(、)に存在しないゼロを挿入する。ゼロ挿
入の可否の制御信号(h)が否レベルの信号の時、ゲー
ト回路(7)の出力信号(j)がパルス信号として出力
されず、ゼロ挿入が行われない。以上のような動作によ
り、並列データ信号(a)を直列伝送データ信号(k)
にして伝送する際、5ビット以上連続同一ハイレベルと
なる場合に、並列データ信号(a)に存在しないゼロを
挿入する。
Pulse signal (d) which is the output signal of the counter circuit (2)
is output to the outside, and at the same time, the parallel data signal (a) is transmitted to the parallel input serial output conversion element (1) and output as a serial data signal (, ). When the serial data signal (c) is at the same high level for 5 or more consecutive bits, the parallel data (el) to (
e,), all outputs from the latest clock to the output of 5 clocks ago are high level, and the output (f) of the gate circuit (4) is output as a high level signal. The flip-flop (5) at J- inputs the output (f) which is the high level signal, receives the clock signal (b), and outputs a pulse signal as an output (g). When the control signal (h) indicating whether or not to insert zero is at a level that allows, the output (g) which is the pulse signal and the signal (i) from the D flip-flop (6) which controls whether or not to insert zero are input. The gate circuit (7) outputs an output signal (j) which is a pulse signal. This output signal (j) is supplied to the parallel input/serial output conversion element (1) via the inverter (8) to stop the shift operation by one clock, and at the same time, the output signal (j) is sent to the counter circuit (2). is supplied to stop the counting operation for one clock, delay the pulse signal (d) as a load signal by the time to insert zero, and simultaneously supply it to the gate circuit (9) together with the serial data signal (c). inserts a non-existent zero into the parallel data signal (,) by setting its output to zero level. When the control signal (h) indicating whether zero insertion is possible is a negative level signal, the output signal (j) of the gate circuit (7) is not output as a pulse signal, and zero insertion is not performed. Through the above operation, the parallel data signal (a) is converted into the serially transmitted data signal (k).
When transmitting the parallel data signal (a), if five or more bits are continuously at the same high level, zeros that do not exist are inserted into the parallel data signal (a).

しかしながらこのような従来回路では、直列データ信号
(c)を直列入力並列シフトレジスタ(3)で並列デー
タ(el)〜(e、)として出力するので、これらを入
力とするゲート回路(4)、このゲート回路(4)の出
力を入力とするJ−にフリップフロップ(5)、このJ
−にフリップフロップ(5)の出力を入力とするゲート
回路(7)、このゲート回路(7)の出力を入力とする
ゲート回路(9)など、ゲート構成の回路が多数必要と
なり、ハードウェア量が多いという問題点を有していた
However, in such a conventional circuit, since the serial data signal (c) is outputted as parallel data (el) to (e,) by the serial input parallel shift register (3), the gate circuit (4) which receives these as input, A flip-flop (5) is connected to J-, which inputs the output of this gate circuit (4), and this J
- A large number of gate-configured circuits are required, such as a gate circuit (7) whose input is the output of the flip-flop (5), and a gate circuit (9) whose input is the output of this gate circuit (7). The problem was that there were a lot of

発明の目的 本発明は上記従来の欠点を解消するもので、回路構成が
簡単で安価に製造できるゼロ挿入回路を8      
  提供することを目的とする。
Purpose of the Invention The present invention solves the above-mentioned drawbacks of the conventional technology, and provides a zero insertion circuit with a simple circuit configuration and low cost.
The purpose is to provide.

発明の構成 上記目的を達成するため、本考案のゼロ挿入回路は、ク
ロック信号が入力される毎に並列データ信号を直列デー
タ信号に変換する並列入力直列出力変換素子と、前記ク
ロック信号をカウントしかつ出力信号を前記並列入力直
列出力変換素子にロード信号として供給するカウンタ回
路と、このカウンタ回路の出力信号をクロックとして前
記並列入力直列出力変換素子へのロードのタイミングと
同時にゼロ挿入可否の制御信号をラッチするDフリップ
フロップと、前記クロック信号が入力される毎に前記並
列入力直列出力変換素子からの直列データ信号をシフト
して並列データに変換しかつその並列データのうちの5
クロック前の出力データを前記カウンタ回路に供給する
直列入力並列シフトレジスタと、この直列入力並列シフ
ートレジスタの並列データのうちの最新クロック及び6
クロック前の出力データと前記Dフリップフロップの出
力とが入力されて前記直列入力並列シフトレジと スタにクリア信号を出力するゲート回路と・前記   
    (テ直列入力並列シフトレジスタの並列データ
のうちの5クロック前の出力データと前記並列入力直列
出力変換素子からの直列データ信号とが入力されて直列
伝送データ信号を出力する出力ゲート回路とを備えた構
成としたものである。
Structure of the Invention In order to achieve the above object, the zero insertion circuit of the present invention includes a parallel input serial output conversion element that converts a parallel data signal into a serial data signal every time a clock signal is input, and a parallel input serial output conversion element that counts the clock signal. and a counter circuit that supplies an output signal to the parallel input serial output conversion element as a load signal, and a control signal for indicating whether or not to insert a zero at the same time as the timing of loading to the parallel input serial output conversion element using the output signal of this counter circuit as a clock. a D flip-flop that latches a D flip-flop, and a D flip-flop that shifts and converts the serial data signal from the parallel input serial output conversion element into parallel data every time the clock signal is input;
A serial input parallel shift register that supplies the output data before the clock to the counter circuit, and the latest clock and 6 of the parallel data of this serial input parallel shift register.
a gate circuit which receives the output data before the clock and the output of the D flip-flop and outputs a clear signal to the series input parallel shift register and the star;
(TE) an output gate circuit which receives the output data of 5 clocks earlier of the parallel data of the serial input parallel shift register and the serial data signal from the parallel input serial output conversion element and outputs a serial transmission data signal. The structure is as follows.

すなわち本発明は、並列データ信号を直列伝送データ信
号に変換するに際して、まず並列データ信号を並列入力
直列出力変換素子に入力して直列データ信号に変換して
出力ゲート回路により伝送するとともに、一方では、こ
の出力を直列入力並列シフトレジスタに入力し、5ビッ
ト以上連続して同一ハイレベルを入力した時、直列入力
並列シフトレジスタからパルス信号が出力され、このパ
ルス信号を並列入力直列出力変換素子に供給し、このパ
ルス信号により並列入力直列出力変換素子のシフト動作
を1クロック分だけ停止させ、同時に前記パルス信号を
カウンタ回路に供給し、1クロック分だけカウント動作
を停止させてゼロを挿入する時間分だけロード信号を遅
延させ、あわせて出力ゲート回路の信号をゼロにするこ
とにより、並列データ信号に存在しないゼロを挿入して
伝送するようにしたものであり、従来回路と比較して回
路構成を簡略化できる。
That is, in converting a parallel data signal into a serial transmission data signal, the present invention first inputs the parallel data signal to a parallel input serial output conversion element, converts it into a serial data signal, and transmits it by an output gate circuit. When this output is input to a serial input parallel shift register and the same high level is input for 5 bits or more consecutively, a pulse signal is output from the series input parallel shift register, and this pulse signal is sent to the parallel input serial output conversion element. the pulse signal, the shift operation of the parallel input serial output conversion element is stopped for one clock, and at the same time the pulse signal is supplied to the counter circuit, the counting operation is stopped for one clock, and zero is inserted. By delaying the load signal by the same amount and also setting the signal of the output gate circuit to zero, a zero that does not exist in the parallel data signal is inserted and transmitted, and the circuit configuration is different from that of the conventional circuit. can be simplified.

実施例の説明 以下、本発明の一実施例について、図面に基づいて説明
する。
DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

第2図は本発明の一実施例におけるゼロ挿入回路の回路
ブロック図で、第1図に示す構成要素と同一の構成要素
には同一の符号を付してその説明を省略する。
FIG. 2 is a circuit block diagram of a zero insertion circuit according to an embodiment of the present invention, in which the same components as those shown in FIG. 1 are given the same reference numerals and their explanations will be omitted.

(1)は並列入力直列出力変換素子、(2)はカウンタ
回路、(3)は直列入力並列シフトレジスタ、(6)は
ゼロ挿入の可否を制御するDフリップフロップで、これ
らは第1図に示す従来例と同様である。
(1) is a parallel input serial output conversion element, (2) is a counter circuit, (3) is a serial input parallel shift register, and (6) is a D flip-flop that controls whether or not to insert zero. This is the same as the conventional example shown.

前記直列入力並列シフトレジスタ(3)は前記並列入力
直列出力変換素子(1)による直列データ信号(Q)を
入力として並列データを出力する。前記並列データのう
ち、最新クロックの出力データ(氾)と6クロック前の
出力データ(、)をインバータ(12)により反転した
信号とをゲート回路(10)に供給する。前記Dフリッ
プフロップ(6)にゼロ挿入の可否の制御信号(h)を
入力し、前記カウンタ回路(2)の出力であるパルス信
号(d)をクロック信号としてラッチした出力信号をゼ
ロ挿入可否の信号(i)としてゲート回路(10)に供
給する6前記ゲ一ト回路(10)の出力信号(n)をク
リア信号として、直列入力並列シフトレジスタ(3)に
供給する。前記並列データのうち、5クロック前の出力
データ(O)を、並列入力直列出力変換素子(1)にク
ロックインヒピット信号として、またカウンタ回路(2
)にインバータ(13)を介してイネーブル信号として
供給する。同時に直列データ信号(c)と共に5クロッ
ク前の出力データ(0)をインバータ(13)を介して
ゲート回路(11)に供給し、直列伝送データ信号(p
)として出力する。
The serial input parallel shift register (3) receives the serial data signal (Q) from the parallel input serial output conversion element (1) and outputs parallel data. Among the parallel data, output data of the latest clock (flood) and a signal obtained by inverting the output data of six clocks ago (,) by an inverter (12) are supplied to a gate circuit (10). A control signal (h) indicating whether zero insertion is possible is inputted to the D flip-flop (6), and a latched output signal is used as a clock signal to determine whether zero insertion is possible. The output signal (n) of the six gate circuits (10), which is supplied as a signal (i) to the gate circuit (10), is supplied as a clear signal to the series input parallel shift register (3). Of the parallel data, the output data (O) 5 clocks ago is sent to the parallel input serial output conversion element (1) as a clock input signal and also to the counter circuit (2).
) as an enable signal via an inverter (13). At the same time, the output data (0) from 5 clocks ago is supplied to the gate circuit (11) through the inverter (13) together with the serial data signal (c), and the serial transmission data signal (p
).

次に動作を説明する。カウンタ回路(2)の出力である
パルス信号(d)を外部への出力とし、と同時に並列デ
ータ信号(、)が並列入力直列出力変換素子(1)に伝
送され、直列データ信号(c)として出′      
 カされる。その時、直列データ信号(c)として5ビ
ット以上連続同一ハイレベルを出力し、ゼロ挿入の可否
の制御信号(h)が可レベルの信号の場合、直列入力並
列シフトレジスタ(3)による並列データのうち5クロ
ック前のレベルを示す出力データ(o)よりパルス信号
を出力する。このパルス信号は並列入力直列出力変換素
子(1)に供給され、並列入力直列出力変換素子(1)
のクロック信号(b)によるシフト動作を1クロック分
だけ停止させ、同時に前記パルス信号はインバータ(1
3)を介してカウンタ回路(2)に供給され、カウント
動作を1クロック分停止させ、ゼロを挿入する時間分だ
けロード信号としてのパルス信号(d)を遅延させる。
Next, the operation will be explained. The pulse signal (d), which is the output of the counter circuit (2), is output to the outside, and at the same time, the parallel data signal (,) is transmitted to the parallel input serial output conversion element (1), and is converted into a serial data signal (c). Out'
It is activated. At that time, if the serial data signal (c) is output at the same high level for 5 bits or more, and the zero insertion control signal (h) is at the enable level, the serial input parallel shift register (3) outputs the parallel data. A pulse signal is output from the output data (o) indicating the level 5 clocks earlier. This pulse signal is supplied to the parallel input serial output conversion element (1), and the parallel input serial output conversion element (1)
The shift operation by the clock signal (b) of the clock signal (b) is stopped by one clock, and at the same time, the pulse signal is
3) to the counter circuit (2), the counting operation is stopped for one clock, and the pulse signal (d) as a load signal is delayed by the time for inserting zero.

また前記インバータ(13)を通ったパルス信号は。Moreover, the pulse signal passed through the inverter (13) is as follows.

さらに直列データ信号(c)と共にゲート回路(11)
に供給され、その出力をゼロレベルにすることにより、
直列データ信号(C)に、並列データ信号(a)に存在
しないゼロが挿入され、直列伝送データ信号(p)とし
て出力される6ゼロ挿入の可否の制御信号(h)が否レ
ベルの信号の時、あるいは直列デ−“信″(c)i5″
″・8未満0連続同一パイ″・iルあるいはゼロレベル
を伝送する時、直列入力並列シフトレジスタ(3)にゲ
ート回路(10)の出力信号(n)であるクリア信号が
入力されてクリアされ、ゼロ挿入の信号である並列デー
タのうち出力データ(0)にパルス信号が出力されず、
ゼロ挿入が行われない。
Furthermore, the gate circuit (11) together with the serial data signal (c)
By supplying the output to zero level,
A zero that does not exist in the parallel data signal (a) is inserted into the serial data signal (C), and the control signal (h) for determining whether or not to insert six zeros, which is output as the serial transmission data signal (p), is a signal with a negative level. time, or serial data “signal” (c) i5”
``・Continuous same number of 0s less than 8''・When transmitting a signal or zero level, the clear signal which is the output signal (n) of the gate circuit (10) is input to the series input parallel shift register (3) and is cleared. , a pulse signal is not output to the output data (0) of the parallel data, which is a zero insertion signal,
Zero insertion is not performed.

以上のような動作により、並列データ信号(a)を直列
伝送データ信号(p)に変換する際、5ビット以上連続
して同一ハイレベルとなった後に、データに存在しない
ゼロを挿入することができる。
With the above operation, when converting the parallel data signal (a) to the serial transmission data signal (p), it is possible to insert zeros that do not exist in the data after 5 or more consecutive bits are at the same high level. can.

第3図に第1図及び第2図に示す回路の各部信号波形を
示す。なお第3図において、並列データの破線部分は(
e、)(e、)(e、)(e、)(a、)の時のみ含め
る。またゼロレベル信号の破線部分は(g)の時のみ含
める。
FIG. 3 shows signal waveforms at various parts of the circuit shown in FIGS. 1 and 2. In Figure 3, the dashed line portion of parallel data is (
Include only when e, )(e,)(e,)(e,)(a,). Also, the broken line portion of the zero level signal is included only in case (g).

発明の詳細 な説明したように本発明によれば、並列データ信号をH
DLC伝送手順に準拠して直列伝送データ信号として伝
送する際、5ビット以上連続して同一ハイレベルとなっ
てゼ、口を挿入する時に。
DETAILED DESCRIPTION OF THE INVENTION According to the present invention, parallel data signals are
When transmitting as a serial transmission data signal according to the DLC transmission procedure, when 5 or more bits are continuously at the same high level.

従来回路と比較して、より簡単な回路でゼロ挿入回路が
実現できる。また、データを送り出す側のマイクロコン
ピュータなどでの処理プログラムも容易になり、処理速
度を向上させることができる。
A zero insertion circuit can be realized with a simpler circuit than the conventional circuit. Furthermore, the processing program in the microcomputer or the like on the data sending side becomes easier, and the processing speed can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のゼロ挿入回路の回路ブロック図。 第2図は本発明の一実施例におけるゼロ挿入回路の回路
ブロック図、第3図は第1図及び第2図に示す回路の各
部信号波形図である。 (1)・・・並列入力直列出力変換素子、(2)・・・
カウンタ回路、(3)・・・直列入力並列シフトレジス
タ、(6)・・・Dフリップフロップ、(10) (1
1)・・・ゲート回路。
FIG. 1 is a circuit block diagram of a conventional zero insertion circuit. FIG. 2 is a circuit block diagram of a zero insertion circuit according to an embodiment of the present invention, and FIG. 3 is a signal waveform diagram of each part of the circuit shown in FIGS. 1 and 2. (1)...Parallel input serial output conversion element, (2)...
Counter circuit, (3)...Series input parallel shift register, (6)...D flip-flop, (10) (1
1)...Gate circuit.

Claims (1)

【特許請求の範囲】[Claims] 1、クロック信号が入力される毎に並列データ信号を直
列データ信号に変換する並列入力直列出力変換素子と、
前記クロック信号をカウントしかつ出力信号を前記並列
入力直列出力変換素子にロード信号として供給するカウ
ンタ回路と、このカウンタ回路の出力信号をクロックと
して前記並列入力直列出力変換素子へのロードのタイミ
ングと同時にゼロ挿入可否の制御信号をラッチするDフ
リップフロップと、前記クロック信号が入力される毎に
前記並列入力直列出力変換素子からの直列データ信号を
シフトして並列データに変換しかつその並列データのう
ちの5クロック前の出力データを前記カウンタ回路に供
給する直列入力並列シフトレジスタと、この直列入力並
列シフトレジスタの並列データのうちの最新クロック及
び6クロック前の出力データと前記Dフリップフロップ
の出力とが入力されて前記直列入力並列シフトレジスタ
にクリア信号を出力するゲート回路と、前記直列入力並
列シフトレジスタの並列データのうちの5クロック前の
出力データと前記並列入力直列出力変換素子からの直列
データ信号とが入力されて直列伝送データ信号を出力す
る出力ゲート回路とを備えたゼロ挿入回路。
1. A parallel input serial output conversion element that converts a parallel data signal into a serial data signal every time a clock signal is input;
a counter circuit that counts the clock signal and supplies the output signal to the parallel input serial output conversion element as a load signal; and a counter circuit that uses the output signal of the counter circuit as a clock to simultaneously load the parallel input serial output conversion element with the timing. A D flip-flop that latches a control signal indicating whether or not to insert a zero; and a D flip-flop that shifts the serial data signal from the parallel input serial output conversion element and converts it into parallel data every time the clock signal is input; a serial input parallel shift register that supplies the output data of 5 clocks ago to the counter circuit, the latest clock of the parallel data of this series input parallel shift register, the output data of 6 clocks ago, and the output of the D flip-flop. a gate circuit that outputs a clear signal to the series input parallel shift register upon input of the above data, and output data of the parallel data of the series input parallel shift register 5 clocks ago and serial data from the parallel input serial output conversion element. A zero insertion circuit comprising: a signal; and an output gate circuit that receives a signal and outputs a serially transmitted data signal.
JP59129705A 1984-06-22 1984-06-22 Zero inserting circuit Pending JPS619057A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0186603U (en) * 1987-11-28 1989-06-08

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