JPS6188325U - - Google Patents
Info
- Publication number
- JPS6188325U JPS6188325U JP17269384U JP17269384U JPS6188325U JP S6188325 U JPS6188325 U JP S6188325U JP 17269384 U JP17269384 U JP 17269384U JP 17269384 U JP17269384 U JP 17269384U JP S6188325 U JPS6188325 U JP S6188325U
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifiers
- pair
- phase inputs
- gain control
- negative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
第１図は従来の利得制御増幅回路の例を示す図
、第２図は本考案の実施例の回路図、第３図はＦ
ＥＴの特性例を示す図、第４図は第２図の回路の
等価回路である。 主要部分の符号の説明、１，４…オペアンプ、
２，５…抵抗、３…ＦＥＴ。
、第２図は本考案の実施例の回路図、第３図はＦ
ＥＴの特性例を示す図、第４図は第２図の回路の
等価回路である。 主要部分の符号の説明、１，４…オペアンプ、
２，５…抵抗、３…ＦＥＴ。
Claims (1)
- 負帰還部を有する１対の演算増幅器と、この１
対の演算増幅器の逆相入力間に設けられた可変抵
抗素子とを有し、前記１対の演算増幅器の正相入
力間に信号を供給し、両演算増幅器の出力間から
回路出力を導出するようにしたことを特徴とする
利得制御増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17269384U JPS6188325U (ja) | 1984-11-14 | 1984-11-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17269384U JPS6188325U (ja) | 1984-11-14 | 1984-11-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188325U true JPS6188325U (ja) | 1986-06-09 |
Family
ID=30730355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17269384U Pending JPS6188325U (ja) | 1984-11-14 | 1984-11-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188325U (ja) |
-
1984
- 1984-11-14 JP JP17269384U patent/JPS6188325U/ja active Pending