JPS618799A - Sample and hold circuit - Google Patents
Sample and hold circuitInfo
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- JPS618799A JPS618799A JP59127522A JP12752284A JPS618799A JP S618799 A JPS618799 A JP S618799A JP 59127522 A JP59127522 A JP 59127522A JP 12752284 A JP12752284 A JP 12752284A JP S618799 A JPS618799 A JP S618799A
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Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 との発明はサンプルホールド回路に関する。[Detailed description of the invention] [Technical field of invention] The invention relates to a sample and hold circuit.
〔発明の技術的背景とその問題点３
１９８３年２月２４日に発行された第３０回ｌ８ＳＣＣ
のダイジェストオプテクニカルペーパーズの第１８５ペ
ージに従来よく使用されるサンプルホールド回路が開示
されている。この回路は第４図に示すように２つの演算
増幅器、抵抗、コンデンサ及びスイッチとで構成されて
いる。入力信号は抵抗αυを介して演算増幅器ａ７Ｊの
非反転入力端へ印加される。[Technical background of the invention and its problems 3 30th l8SCC issued on February 24, 1983
A commonly used sample and hold circuit is disclosed on page 185 of Digest Op Technical Papers. This circuit consists of two operational amplifiers, a resistor, a capacitor, and a switch, as shown in FIG. The input signal is applied to the non-inverting input terminal of operational amplifier a7J via resistor αυ.
演算増幅器（１３の出力はスイッチ（１尋、抵抗（１４
）を介して演算増幅器（１！１９の反転入力端へボルテ
ージフォロア接続される。この抵抗Ｑ４は高速でサンプ
ルできるように比較的小さい値に設定されている。演算
増幅器α９０反転入力端及び出力端相互間には電荷保接
用のコンデンサ（ｔｅが接続されている。また演算増幅
器ａ５の出力端は演算増幅器（１２１の非反転入力端へ
抵抗（Ｉηを介して接続されている。このサンプルホー
ルド回路はサンプル時におけるアナロブ電圧取出し点に
影響を与えないように考慮されておシ、スイッチ（１３
）をオン・オフ制御することにより演算増幅器αつの出
力端よシホールド出力を得ることができる。The output of the operational amplifier (13) is the switch (1 fathom), the resistor (14
) is connected as a voltage follower to the inverting input terminal of the operational amplifier (1!19). This resistor Q4 is set to a relatively small value to enable high-speed sampling. Operational amplifier α90 inverting input terminal and output terminal A capacitor (te) for charge preservation is connected between them. The output terminal of the operational amplifier a5 is connected to the non-inverting input terminal of the operational amplifier (121) via a resistor (Iη). The circuit is designed so as not to affect the analog voltage extraction point during sampling.
), it is possible to obtain a hold output from the two output terminals of the operational amplifier α.
しかしながら第４図に示した従来のサンプルホールド回
路は帯域幅が広いためにサンプル時に拾う雑音が大きく
なシ、 Ｓ／Ｎ比が悪いという欠点があった。However, the conventional sample-and-hold circuit shown in FIG. 4 has the drawbacks of large noise picked up during sampling due to its wide bandwidth and poor S/N ratio.
本発明は上記のような問題点を考慮してなされたもので
、 Ｓ／Ｎ比の良い高速サンプルホールド回路を提供す
ることを目的とする。The present invention was made in consideration of the above-mentioned problems, and an object of the present invention is to provide a high-speed sample-and-hold circuit with a good S/N ratio.
本発明のサンプルホールド回路は１時定数切換手段及び
時定数切換え用タイミング制御回路を有し、入力信号が
印加される信号抽出手段と、サンプル信号が出力される
出力端を有し、信号抽出手段により抽出された信号を一
保持する信号保持手段とを備えたサンプルホールド回路
において１時定数切換え用タイミング制御回路の制御に
より、信号抽出期間中に時定数切換手段の時定数を切換
えることを特徴としたサンプルホールド回路である。The sample hold circuit of the present invention has a time constant switching means and a time constant switching timing control circuit, a signal extraction means to which an input signal is applied, an output end to which a sample signal is output, and a signal extraction means The sample and hold circuit is characterized in that the time constant of the time constant switching means is switched during the signal extraction period under the control of a time constant switching timing control circuit in a sample hold circuit equipped with a signal holding means for holding a signal extracted by the above. This is a sample and hold circuit.
本発明の実施例を以下図面に基づいて説明する。 Embodiments of the present invention will be described below based on the drawings.
□第１図は本発明に係るサンブールホールド回路の一実
施例を示すものである。□FIG. 1 shows an embodiment of the Sambour hold circuit according to the present invention.
入力信号は抵抗（２１）を介して演算増幅器（２）の非
反転入力端へ印加される。演算増幅器（２）の出力端は
反転入力端に接続されると共にスイッチ（ハ）、（財）
の一方の端子に接続されている。スイッチ（ハ）、（２
４）の他方の端子はそれぞれ抵抗（ハ）、 （２６）を
介して非反転入力端が接地された演算増幅器（５）の反
転入力端へ接続されている。この演算増幅器（ハ）の出
力端（至）は電荷蓄積用のコンデンサ翰及び帰還用抵抗
（至）の一端に接続されておシ、コンデンサ翰の他端は
演算増幅器（財）の反転入力端に、抵抗（至）の他端は
演算増幅器ａ３の非反転入力端にそれぞれ接続されてい
る。The input signal is applied to the non-inverting input of the operational amplifier (2) via the resistor (21). The output terminal of the operational amplifier (2) is connected to the inverting input terminal, and the switches (c) and (goods)
is connected to one terminal of the Switch (c), (2
The other terminal of 4) is connected to the inverting input terminal of an operational amplifier (5) whose non-inverting input terminal is grounded via resistors (c) and (26), respectively. The output terminal (to) of this operational amplifier (c) is connected to one end of the charge storage capacitor wire and the feedback resistor (to), and the other end of the capacitor wire is the inverting input terminal of the operational amplifier. The other ends of the resistors are connected to the non-inverting input terminal of the operational amplifier a3.
スイッチ（ハ）、（財）のオン・オフの制御はタイミン
グ制御回路０１）によって制御される。また抵抗（イ）
の抵抗値は抵抗（２）の抵抗値よシ大きな値に設定され
ている。The on/off control of the switches (c) and (goods) is controlled by a timing control circuit 01). Also resistance (a)
The resistance value of the resistor (2) is set to be larger than that of the resistor (2).
第２図はこのサンプルホールド回路の出力波形を示して
おシ、第２図を参照しながら以下サンプルホールド回路
の動作を説明する。最初にスイッチ（ハ）、１２４）が
開放されておシ回路が信号保持状態にあるとする。（第
２図のホールド期間）ここでタイミング制御回路０１）
からの制御信号によりスイッチ−が閉じ、信号抽出が開
始される。抵抗（イ）の抵抗値が比較的小さい為この回
路は広帯域でありまた高速に動作する。（サンプル１）
一定期間信号抽出をした後、タイミング制御回路０１）
からの制御信号によりスイッチ（ハ）を開放し、スイッ
チ（財）を閉じ。FIG. 2 shows the output waveform of this sample and hold circuit, and the operation of the sample and hold circuit will be explained below with reference to FIG. Assume that first, the switch (c), 124) is opened and the c circuit is in a signal holding state. (Hold period in Figure 2) Here timing control circuit 01)
A control signal from the switch closes the switch and begins signal extraction. Since the resistance value of the resistor (A) is relatively small, this circuit has a wide band and operates at high speed. (Sample 1)
After extracting the signal for a certain period of time, the timing control circuit 01)
The control signal from opens the switch (c) and closes the switch (goods).
引き続き信号抽出が行なわれる。この時回路の帯域幅は
サンプル（１）の時よシも狭くなり、コンデンサ翰への
充電速度も若干遅くなる。必要な期間だけ信号を抽出す
るとスイッチ（財）が開放されコンデンサ翰はその時の
電荷を保持し１回路は信号保持状態となる。以下スイッ
チ（ハ）、 Ｃ！４）がオン・オフ制御されるととによ
り、サンプル（１）、サンプル（２）。Signal extraction continues. At this time, the bandwidth of the circuit becomes narrower than in sample (1), and the charging speed of the capacitor becomes slightly slower. When the signal is extracted for the required period, the switch is opened, the capacitor retains the charge at that time, and one circuit enters the signal retention state. Switch below (c), C! 4) is controlled on and off, resulting in sample (1) and sample (2).
ホールド期間が繰シ返される。このようにサンプル（１
）とサンプル（２）の期間で抵抗（ハ）、Ｈの値を変え
たことにより、特にサンプル（２）の期間中に回路の帯
域を狭くでき、ノイズの混入を小さくでき・る。The hold period is repeated. In this way, the sample (1
) and the sample (2) period, the circuit band can be narrowed and noise mixing can be reduced, especially during the sample (2) period.
第３図に本発明の他の実施例を示す。演算増幅回路（至
）、抵抗（ト）、スイッチ（２）、（至）及びタイミン
グ制御回路（至）により信号抽出回路が構成され、電荷
蓄積用のコンデンサ弼と演算増幅回路
保持手段が構成されている。まずこのサンプルホールド
回路がタイミング制御回路（至）からの制御信号により
スイッチ（財）、（至）が開放されている状態。FIG. 3 shows another embodiment of the invention. A signal extraction circuit is constituted by an operational amplifier circuit (to), a resistor (to), a switch (2), (to), and a timing control circuit (to), and a capacitor for charge storage and an operational amplifier circuit holding means are constituted. ing. First, this sample-and-hold circuit is in a state in which the switches (to) and (to) are opened by a control signal from the timing control circuit (to).
すなわち信号保持状態にあるとする。次にスイッチ（財
）、（至）が共に閉じ、信号がコンデンサ□に充電され
、一定期間信号が抽出される。その後スイッチ（財）が
開放され引き続き抵抗（至）を介して信号が抽出される
。必要な期間だけ信号を抽出するとス′イッチ（至）が
開放されコンデンサ（至）はその時の電荷を保持し、回
路は信号保持状態となる。このサンプルホールド回路も
信号抽出時に信号経路のインピーダンスを切換えるよう
に構成した為、特に信号抽出の後半時にＳ／Ｎが向上す
る。In other words, it is assumed that the signal is held. Next, the switches (goods) and (to) are both closed, the signal is charged to the capacitor □, and the signal is extracted for a certain period of time. The switch is then opened and the signal continues to be extracted through the resistor. When the signal is extracted for the required period, the switch (to) is opened, the capacitor (to) retains the charge at that time, and the circuit enters the signal holding state. Since this sample and hold circuit is also configured to switch the impedance of the signal path during signal extraction, the S/N ratio is improved particularly in the latter half of signal extraction.
以上のようにこの発明によればサンプル時のスピードを
あまシ落とすことなく保持信号に含まれるノイズを少な
くすることができ、高速、低雑音のサンプルホールド回
路を提供することができる。As described above, according to the present invention, it is possible to reduce the noise contained in the held signal without reducing the sampling speed, and it is possible to provide a high-speed, low-noise sample-and-hold circuit.
第１口拡との発明の一実施例を示す回路図、第２図はこ
の発明のサンプルホールド回路の出力波形図、第３図は
この発明の他の実施例を示す回路図、第４図は従来のサ
ンプルホールド回路の一例を示す回路図である。
２２．２７・・・・・・演算増幅器
２３．２４・・・・・スイ ッチ
２５．２６・・・・・・抵 抗
２９・・・・・・コンデンサ
３１・・・・・・タイミング制御回路
代理人 弁理士 則 近 憲 佑
第１図
〈
第３図
′Ｙ
１Ｎ４図FIG. 2 is an output waveform diagram of the sample and hold circuit of this invention; FIG. 3 is a circuit diagram showing another embodiment of the invention; FIG. 4 1 is a circuit diagram showing an example of a conventional sample and hold circuit. 22.27...Operation amplifier 23.24...Switch 25.26...Resistor 29...Capacitor 31...Timing control Circuit Agent Patent Attorney Rule Kensuke Chika Figure 1〈 Figure 3'Y 1N4 Figure
Claims (1)
信号が印加される信号抽出手段と、サンプル信号が出力
される出力端を有し、信号抽出手段により抽出された信
号を保持する信号保持手段とを備えたサンプルホールド
回路においてタイミング制御回路の制御により信号抽出
期間中に時定数切換手段の時定数を切換えることを特徴
とするサンプルホールド回路。a signal extracting means having a time constant switching means and a timing control circuit and to which an input signal is applied; and a signal holding means having an output end to which a sample signal is output and holding the signal extracted by the signal extracting means. What is claimed is: 1. A sample-and-hold circuit comprising a sample-and-hold circuit, wherein the time constant of the time constant switching means is switched during a signal extraction period under the control of a timing control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127522A JPS618799A (en) | 1984-06-22 | 1984-06-22 | Sample and hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127522A JPS618799A (en) | 1984-06-22 | 1984-06-22 | Sample and hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618799A true JPS618799A (en) | 1986-01-16 |
Family
ID=14962095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127522A Pending JPS618799A (en) | 1984-06-22 | 1984-06-22 | Sample and hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618799A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7986170B2 (en) | 2008-03-19 | 2011-07-26 | Renesas Electronics Corporation | Sample-and-hold circuit and CCD image sensor |
| CN116306432A (en) * | 2023-03-23 | 2023-06-23 | 北京士模微电子有限责任公司 | Sampling circuit |
-
1984
- 1984-06-22 JP JP59127522A patent/JPS618799A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7986170B2 (en) | 2008-03-19 | 2011-07-26 | Renesas Electronics Corporation | Sample-and-hold circuit and CCD image sensor |
| CN116306432A (en) * | 2023-03-23 | 2023-06-23 | 北京士模微电子有限责任公司 | Sampling circuit |
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