JPS6182528A - Level detecting circuit of semiconductor integrated circuit - Google Patents
Level detecting circuit of semiconductor integrated circuitInfo
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- JPS6182528A JPS6182528A JP59204259A JP20425984A JPS6182528A JP S6182528 A JPS6182528 A JP S6182528A JP 59204259 A JP59204259 A JP 59204259A JP 20425984 A JP20425984 A JP 20425984A JP S6182528 A JPS6182528 A JP S6182528A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導本集積回路の入力バッファ用インバータ
回路等に使用可能なレベル検知回路に係シ、特に相補型
MOSトランジスタで講成された回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a level detection circuit that can be used in an input buffer inverter circuit, etc. of a semiconductor integrated circuit, and particularly relates to a level detection circuit using complementary MOS transistors. Regarding circuits.
半導体集積回路の入力バッファ等として、入力信号を検
知してからある一定時間は入力信号を受は付けない機能
を有するレベル検知回路を用いることがある。この種の
レベル検知回路の従来例を第5図に示してお)、これは
たとえばTTLレベル入力をMOSレベルに変換するも
のである。即ち、第5図において、1は第1のクロック
ドインバータであって、PチャネルMO8トランジスタ
T□ 、T2とNチャネルMOSトランジスタT3、T
4とが直列接続され、上記トランジスタT□のソースが
高電位側の電源vDDニ接続され、前記トランジスタT
4のソースが低電位(接地電位)側の電源vssに接続
され、上記トランジスタT4のゲートにクロックツ臂ル
スφが印加され、トランジスタT工のr−)に反転クロ
ックパルスφが印加され、トランジスタTffi#TI
のゲート相互が接続されて入力ノードN8となっている
。同様に、第2のクロックドインバータ2は、Pチャネ
ルトランジスタ 。2. Description of the Related Art A level detection circuit having a function of not accepting an input signal for a certain period of time after detecting an input signal is sometimes used as an input buffer or the like of a semiconductor integrated circuit. A conventional example of this type of level detection circuit is shown in FIG. 5), which converts, for example, a TTL level input into a MOS level. That is, in FIG. 5, 1 is a first clocked inverter, which connects P-channel MO8 transistors T□, T2 and N-channel MOS transistors T3, T
4 are connected in series, the source of the transistor T□ is connected to the high potential side power supply vDD, and the transistor T
The source of the transistor T4 is connected to the power supply vss on the low potential (ground potential) side, a clock pulse φ is applied to the gate of the transistor T4, an inverted clock pulse φ is applied to the r-) of the transistor Tff, and the transistor Tffi #TI
The gates of are connected to each other to form an input node N8. Similarly, the second clocked inverter 2 is a P-channel transistor.
T3、T3、NチャネルトランジスタT7 。T3, T3, N-channel transistor T7.
T、からなシ、トランジスタT1のr−トにクロックツ
臂ルスφ、トランジスタで、のr−トに反転クロックパ
ルスφが印加され、トランジスタT@sTt’のゲート
相互が接続されて出力ノードN2に接続されている。前
記第1のクロックドインバータ1のトランジスタT3、
T、のドレイン相互接続点(ノードNS)はインバータ
回路3の入力端に接続されると共に前記第2のクロック
ドインバータ2のトランジスタT・。From T, an inverted clock pulse φ is applied to the r-to of the transistor T1, and an inverted clock pulse φ is applied to the r-to of the transistor T1, and the gates of the transistors T@sTt' are connected to each other to the output node N2. It is connected. a transistor T3 of the first clocked inverter 1;
The drain interconnection point (node NS) of T, is connected to the input end of the inverter circuit 3 and the transistor T of the second clocked inverter 2.
T、のドレイン相互接続点(ノードN4)に接続され、
上記インバータ回路3の出力端は前記出力ノードN2に
接続されている。上記接続により、インバータ回′NI
3および第2のクロックドインバータ2は遅延保持回路
4を形成している。connected to the drain interconnection point (node N4) of T,
The output end of the inverter circuit 3 is connected to the output node N2. With the above connection, the inverter circuit'NI
3 and the second clocked inverter 2 form a delay hold circuit 4.
第6図は上記第5図の回路の動作波形を示すタイミング
図である。即ち、t1時点以前において、クロックパル
スφ、φが各対応してロウ(”L″)、ハイ(“H″)
レベルでア夛、第1のクロックドインバータ1のノード
N、はフローティング状態であり、第2のクロックドイ
ンバータ2はアクセス状態でh−zて、出カッ−)’N
、 はハイレベル、ノードN4はロウレベルに保持され
ている。なお、このときの入力ノードN□の入力信号は
たとえばロウレベルである。FIG. 6 is a timing diagram showing operating waveforms of the circuit shown in FIG. 5. That is, before time t1, clock pulses φ and φ are respectively low (“L”) and high (“H”).
Once the node N of the first clocked inverter 1 is in the floating state, the second clocked inverter 2 is in the access state and the output is
, are held at high level, and node N4 is held at low level. Note that the input signal of the input node N□ at this time is, for example, a low level.
次に、11時点でクロックパルスφ、φが各対応してハ
イ、ロウレベルに変化すると、第1の舷
クロックドインバータ1はンローティング彬態からアク
セス状態になシ、第2のクロックドインバータ2はアク
セス状態からフローティング状態になる。これによって
、t2時点でノードN□がロウレベルからハイレベルに
反転し、11時点で出力ノードN2はハイレベルからロ
ウレベルに反転する。ここで、tエ 、t、の時間差、
1..1.の時間差は回路動作に伴なう遅延である。次
に、14時点でクロック/卆ルスφ、φが各対応してロ
ウ、ハイレベルに変化すると、再びmlのクロックドイ
ンバータ1はアクセス状態から70−ティング状態にな
)、第2のクロックドインバータ2はフローティング状
態からアクセス状態になシ、ノードN4をハイレベル、
出力ノードN、をロウレベルの状態に保持する。上記1
4時点からt6時点までの間、クロックパルスφ、φの
レベルは変化せず、この状態では入力信号が変化しても
検知しない。Next, at time point 11, when the clock pulses φ and φ change to high and low levels respectively, the first side clocked inverter 1 changes from the loading state to the access state, and the second clocked inverter 2 changes from access state to floating state. As a result, the node N□ is inverted from low level to high level at time t2, and the output node N2 is inverted from high level to low level at time 11. Here, the time difference between t and t,
1. .. 1. The time difference is the delay associated with circuit operation. Next, at time point 14, when the clock pulses φ and φ respectively change to low and high levels, the clocked inverter 1 of ml changes from the access state to the 70-ting state again), and the second clocked inverter 1 changes from the access state to the 70-ting state. Inverter 2 changes from floating state to access state, sets node N4 to high level,
The output node N is held at a low level. Above 1
From time point 4 to time point t6, the levels of clock pulses φ and φ do not change, and in this state, even if the input signal changes, it is not detected.
即ち、11時点で入力信号がロウレベルからハイレベル
に変化した場合においても、第1のクロックドインバー
タ1はフローティング状態であるので上記入力信号は伝
わらない。次に、t6時点でクロック/4ルスφ、φが
各対応してハイ、ロウレベルに変化すると、第1のクロ
ックドインパータlはアクセス状態になって入力信号を
次段に伝え、第2のクロックドインバータ2はフローテ
ィング状態になる。t7時点でノードN、は前段からの
入力信号が反転されたロウレベルになす、コのロウレベ
ルがインバータ回路4で反転されてts時点で出力ノー
ドN2はハイレベルになる。t9時点でクロックパルス
φ、■が各対応してロウ、ハイレベルに変化すると、第
1のクロックドインバータ1がフローティング状態にな
シ、第2のクロックドインバータ2はアクセス状態にな
る。、これによって、第2のクロックドインパーク2に
よシノーl’N、ヲロウレベル、出力ノードN、をハイ
レベルの状態に保持し、第1のクロックドインバータ1
は入力信号を受は付けない。That is, even if the input signal changes from low level to high level at time point 11, the input signal is not transmitted because the first clocked inverter 1 is in a floating state. Next, at time t6, when the clock/4 pulses φ and φ change to high and low levels respectively, the first clocked inverter l enters the access state and transmits the input signal to the next stage, and the second clock The inverter 2 becomes in a floating state. At time t7, node N becomes low level, which is the inverted input signal from the previous stage.The low level of node N is inverted by inverter circuit 4, and output node N2 becomes high level at time ts. At time t9, when the clock pulses φ and {circle around (2)} respectively change to low and high levels, the first clocked inverter 1 is no longer in a floating state, and the second clocked inverter 2 is in an access state. , As a result, the second clocked inverter 2 maintains the output node N at a high level, and the first clocked inverter 1
does not accept input signals.
然るに、上記従来のレベル検知回路は、動作制御用とし
て正相、逆相の二種類のクロックパルスφ、■を必要と
するので、これを集積回路内部から与えるか集積回路内
部で作ることを必要とする欠点がある。又、前記レベル
検知回路はレシオ回路であるので、TTLレベル入力時
には特に貫通電流が流れる(たとえばノードN。However, since the conventional level detection circuit described above requires two types of clock pulses φ and ■ of positive phase and negative phase for operation control, it is necessary to supply them from within the integrated circuit or to create them within the integrated circuit. There is a drawback that. Furthermore, since the level detection circuit is a ratio circuit, a through current flows especially when a TTL level is input (for example, at node N).
がハイレベルからロウレベルに変化するときに第1のク
ロックドインバータ1に流れる)と共に出力ノードN2
の波形も悪化をきたす欠点がある。flows into the first clocked inverter 1 when the signal changes from high level to low level) and output node N2.
It also has the disadvantage of deteriorating the waveform.
本発明は上記の事情に鑑みてなされたもので、入力信号
を検知してから一定時間は入力信号を受は付けない動作
が可能であシ、クロックパルスを必要とせず、かつ消費
電流を低減化し得るレベル検知回路を提供するものであ
る。The present invention has been made in view of the above circumstances, and is capable of operating in such a way that it does not accept input signals for a certain period of time after detecting an input signal, does not require clock pulses, and reduces current consumption. The present invention provides a level detection circuit that can be
即ち、本発明のレベル検知回路は、PチャネルMOSト
ランジスタT’xtT’*およびNチャネルMOSトラ
ンジスタT3、T、が直列接続され ′てなるレシ
オレス回路のトランジスタT、。That is, the level detection circuit of the present invention includes a ratioless circuit transistor T, which includes a P-channel MOS transistor T'xtT'* and an N-channel MOS transistor T3, T, which are connected in series.
T3のゲート相互を接続して入力ノードとし、上記トラ
ンジスタT’*tT’mのドレイン相互接続点の後段に
遅延保持回路および遅延回路を順次接続し、この遅延回
路の出力端(出力ノード)の電位を前記トランジスタT
1 、T、のゲートに与えるようにしてなることを特徴
とするものである。The gates of T3 are connected together to form an input node, and a delay holding circuit and a delay circuit are sequentially connected after the drain interconnection point of the transistor T'*tT'm, and the output terminal (output node) of this delay circuit is The potential of the transistor T
It is characterized in that it is applied to the gates of 1 and T.
以下、図面を参照して本発明の一実施例を詳細に説明す
る。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第1図に示すレベル検知回路は、第5図を参照して前述
した従来例の回路に比べて、インバータ回路3の出力端
N2と出力ノードN′2との間に遅延回路10を直列に
挿入し、この出力ノードN/、をトランジスタでよ 、
T4の各ゲートに接続し、入力ノードN8をトランジス
タT、。The level detection circuit shown in FIG. 1 has a delay circuit 10 connected in series between the output terminal N2 of the inverter circuit 3 and the output node N'2, compared to the conventional circuit described above with reference to FIG. and connect this output node N/ with a transistor.
The input node N8 is connected to each gate of T4, and the input node N8 is a transistor T,.
T、の各ケ9−トに接続することによって、トランジス
タテ工〜で4の直列回路を第1のレシオレス回路1ノと
し、トランジスタT、〜T、の直列回路を第2のレシオ
レス回路12としている点が異なシ、その他は同じであ
るので第5図中と同一符号を付してい石。なお、インバ
ータ回路3と第2のレシオレス回路12とによシ遅延保
持回路13が形成されている。By connecting to each gate of T, the series circuit of transistors T and T is made into a first ratioless circuit 1, and the series circuit of transistors T and T is made into a second ratioless circuit 12. The stones are designated by the same symbols as in Figure 5 because they are the same except for the stones in Figure 5. Note that a delay holding circuit 13 is formed by the inverter circuit 3 and the second ratioless circuit 12.
第2図は上記第1図の回路の動作波形を示すタイミング
図である。即ち、t1時点以前において、入力ノードN
工の入力信号がたとえばロウレベルであるとすれば、ノ
ードN、はハイレベル、ノードN、はロウレベルであり
、出力ノードN′、の出力信号はハイレベルになってい
る。FIG. 2 is a timing diagram showing operating waveforms of the circuit shown in FIG. 1. That is, before time t1, the input node N
For example, if the input signal of the device is at a low level, the node N is at a high level, the node N is at a low level, and the output signal of the output node N' is at a high level.
t工時点で入力信号がハイレベルに変化すると、トラン
ジスタ’r3、’r、がオフ、トランジスタT3、T、
がオンになる。このとき、トランジスタT4は出力ノー
ドN/、のハイレベルによってオンになっているので、
ノードN、はハイレベルからロウレベルに変化する。ま
た、このときトランジスタテ工は出力ノードN′8のハ
イレベルによってオフになっているので、第1のレシオ
レス回路11は貫通電流が全くなく、上記ノードN、の
電位変化は急・峻になる。このノードN、の電位変化時
点t、よシ動作遅延時間だけ遅れたt1時点でインバー
タ回路・3の出力端(ノー)’N、)はロウレベルカラ
ハイレベルに変化する。これによって、トランジスタで
6がオフ、トランジスタT7がオンになる。このとき、
トランジスタT8は入力ノードN工のハイレベルによっ
てオンになっているので、遅延保持回路13はノードN
4をロウレベル、ノートN、をハイレベルの状態に保持
する。一方、遅延回路10の出力信号は、上記ノードN
2の電位変化時点t、よシ動作遅延時間だけ遅れたts
時点でハイレベルからロウレベルに反転変化する。なお
、上記ts時点とt、時点の間のt4時点で入力信号が
ハイレベルからロウレベルに変化したとしても、とのt
4時点では遅延回路10によりts時点でのノードN、
のレベルが出力ノードN/、に未だ伝わりていないので
、第1のレシオレス回路11のトランジスタT工がオフ
、トランジスタT4がオンになっておシ、入力信号は伝
わらない。また、上記t4時点で第2のレシオレス回路
12はトランジスタTs。When the input signal changes to high level at time t, transistors 'r3, 'r are turned off, and transistors T3, T,
is turned on. At this time, the transistor T4 is turned on by the high level of the output node N/, so
Node N changes from high level to low level. Also, at this time, the transistor is turned off by the high level of the output node N'8, so there is no through current in the first ratioless circuit 11, and the potential change at the node N becomes sudden and steep. . At the time t1 when the potential of the node N changes, which is delayed by the operation delay time, the output terminal (NO) of the inverter circuit 3 changes from a low level to a high level. As a result, transistor 6 is turned off and transistor T7 is turned on. At this time,
Since the transistor T8 is turned on by the high level of the input node N, the delay holding circuit 13 is turned on by the high level of the input node N.
4 is held at a low level and note N is held at a high level. On the other hand, the output signal of the delay circuit 10 is at the node N
2, the potential change time t is delayed by the operation delay time ts
At this point, the signal changes from high level to low level. Note that even if the input signal changes from high level to low level at time t4 between time ts and time t,
At time 4, the delay circuit 10 outputs the node N at time ts,
Since the level of T has not yet been transmitted to the output node N/, the transistor T of the first ratioless circuit 11 is turned off, the transistor T4 is turned on, and the input signal is not transmitted. Further, at the time point t4, the second ratioless circuit 12 has a transistor Ts.
T7がオン、トランジスタ’r3、’r、がオフになっ
ているので70−ティング状態になるが、前記ノードN
!のレベルはダイナミックに保持される。そして、前記
t、時点における出力ノードN′、の電位変化によって
、第1のレシオレス回路11はトランジスタT1がオン
、トランジスタT4がオフになるので入力信号を次段へ
伝えるようになる。Since T7 is on and transistors 'r3 and 'r are off, the state is 70-ting, but the node N
! level is maintained dynamically. Then, due to the change in the potential of the output node N' at the time t, the first ratioless circuit 11 turns on the transistor T1 and turns off the transistor T4, so that the input signal is transmitted to the next stage.
上記第1図のレベル検知回路は、集積回路内の任意の回
路部分に用いてMOSレベル入力信号を検知してMOS
レベル出力信号を得ることが可能であるが、第1のレシ
オレス回路11に卦ケるMOS トランジスタの閾値を
最適化することによ、9.TTLレベル入力をMOSレ
ベルに変換するための入力パッファ回路として好適であ
る。たとえば、トランジスタT、の閾値fニー3.5V
。The level detection circuit shown in Figure 1 above can be used in any circuit part in an integrated circuit to detect a MOS level input signal and
9. It is possible to obtain a level output signal by optimizing the threshold of the MOS transistor in the first ratioless circuit 11. It is suitable as an input buffer circuit for converting TTL level input to MOS level. For example, the threshold f of transistor T, 3.5V
.
トランジスタT、の閾値を1.5vにした場合、第3図
に示すようにTTL入力シカレベル間に上記トランジス
タT3、T、の閾値があるため、入力レベルに少々のノ
イズが乗った場合においても次段に信号は伝わシにくい
。When the threshold of transistor T is set to 1.5V, as shown in Figure 3, the threshold of transistors T3 and T is between the TTL input voltage levels, so even if there is a little noise on the input level, the next It is difficult for signals to be transmitted between stages.
上述したようなレベル検知回路によれば、クロックパル
スを必要とせず、レシオレス回路を用いているので貫通
電流が流れず、低消費電力化および高速動作化を図るこ
とができる。tた、入力信号を遅延保持回路13で保持
したのち遅延回路10から遅延信号が出力するまでの一
定時間は入力信号を受は付けない。According to the level detection circuit as described above, since a clock pulse is not required and a ratioless circuit is used, no through current flows, and low power consumption and high-speed operation can be achieved. In addition, the input signal is not accepted for a certain period of time after the input signal is held in the delay holding circuit 13 until the delayed signal is output from the delay circuit 10.
第4図は本発明回路の他の実施例を示してお)、これは
第1図を参照して前述した回路に比べて、インバータ回
路3の出力端と入力端との間に挿入される帰還回路とし
て、第2のインバータ回路41およびCMOSトランス
ミッションゲート42を用いた点が異な)、その他は同
じであるので第17中と同一符号を付してその説明を省
略する。即ち、ノート” N 2を第2のインバータ回
路41の入力端に接続し、この第2のインバータ回路4
1の出力端をPチャネルMO8トランジスタT、および
Nチャネルへ(O8)ランジスタT1゜が並列接続され
てなるトランスミッションゲート42の一端に接続し、
このトランスミフシ1ングート42の他端をノードN、
に接続し、このトランスミフシ1ングート42の各トラ
ンジスタT**T工。のゲートを入力ノードNlに接続
している。このトランスミッションゲート42、第2の
インバータ回路41は前記インバータ回路3(これを第
1のインバータ回路と称する)と共に遅延保持回路43
を形成している。FIG. 4 shows another embodiment of the inventive circuit), which is inserted between the output and input of the inverter circuit 3, compared to the circuit described above with reference to FIG. The difference is that a second inverter circuit 41 and a CMOS transmission gate 42 are used as the feedback circuit), but the other parts are the same, so the same reference numerals as in the 17th part are given and the explanation thereof will be omitted. That is, the notebook "N 2 is connected to the input terminal of the second inverter circuit 41, and this second inverter circuit 4
1 is connected to one end of a transmission gate 42 formed by a P-channel MO8 transistor T and an N-channel (O8) transistor T1° connected in parallel;
The other end of this transmigrating gate 42 is connected to a node N,
Connect each transistor T**T of this transformer connector 42. The gate of is connected to the input node Nl. The transmission gate 42 and the second inverter circuit 41 are connected to the inverter circuit 3 (hereinafter referred to as a first inverter circuit) as well as a delay hold circuit 43.
is formed.
上記第4図の回路によれば、入力ノードN□の入力信号
がたとえばロウレベルの場合、トランスミッションゲー
ト42のトランジスタT。According to the circuit shown in FIG. 4, when the input signal at the input node N□ is, for example, at a low level, the transistor T of the transmission gate 42 is activated.
がオ、ンになっておシ、遅延保持回路43によってノー
ドN、がハイレベルに保たれている。そして、入力信号
がロウレベルからハイレベルに変化した場合、上記トラ
ンジスタT、はオフになシ、他方のトランジスタT□。When the node N is turned on, the delay hold circuit 43 keeps the node N at a high level. When the input signal changes from low level to high level, the above transistor T is turned off, and the other transistor T□ is turned off.
がオンになる。is turned on.
このとき、遅延保持回路43の帰還用の第2のインバー
タ回路41の出力はハイレベルになっているが、この出
力が上記トランジスタT4゜を伝わるときに、このトラ
ンジスタT8゜のパツクゲート効果による閾値の増大に
伴って出力レベルが下がる。これによって、上記遅延保
持回路43の出力と第1のレシオレス回路11の出力と
のノードN、での干渉は生じ難い。その他の動作は前記
実施例におけると同様である。At this time, the output of the second inverter circuit 41 for feedback of the delay holding circuit 43 is at a high level, but when this output is transmitted through the transistor T4°, the threshold value due to the pack gate effect of the transistor T8° is As the output level increases, the output level decreases. As a result, interference between the output of the delay holding circuit 43 and the output of the first ratioless circuit 11 at the node N is unlikely to occur. Other operations are the same as in the previous embodiment.
上述したように本発明の半導体集積回路のレベル検知回
路によれば、入力信号を検知してから一定時間は入力信
号を受は付けない動作が可能であシ、クロックツ臂ルス
を必要とせず、かつ消費電流を低減化することができる
。、したがって、TTL入力シカレベルOSレベルに変
換するための入力バッ7ア回路などに用いて好適である
。As described above, according to the level detection circuit of the semiconductor integrated circuit of the present invention, it is possible to operate without receiving an input signal for a certain period of time after detecting the input signal, and there is no need for a clock pulse. Moreover, current consumption can be reduced. Therefore, it is suitable for use in an input buffer circuit for converting a TTL input deer level to an OS level.
第1図は本発明に係る半導体集積回路のレベル検知回路
の一実施例を示す回路図、第2図は第1図の回路動作を
示すタイミング波形図、第3図は第1図の回路をTTL
入力入力ル用の入力バッファ回路に用いる場合における
トランジスタの閾値関係を示す図、第4図は本発明の他
の実施例を示す回路図、第5図は従来の半導体集積回路
のレベル検知回路を示す回路図、第6図は第5図の回路
動作を示すタイミング波形図である。
Tユ〜T9、。・・・MOS )ランジスタ、11゜1
2・・・レシオレス回路、3e41・・・インバータ回
路、10・・・遅延回路、13.43・・・遅延保持回
路。
出願人代理人 弁理士 鈴 江 武 彦第1図
第2図
tl t2 t3 t4 t5 t6 t
7 t8第6図FIG. 1 is a circuit diagram showing an embodiment of the level detection circuit of a semiconductor integrated circuit according to the present invention, FIG. 2 is a timing waveform diagram showing the circuit operation of FIG. 1, and FIG. 3 is a circuit diagram showing the circuit operation of FIG. 1. TTL
FIG. 4 is a circuit diagram showing another embodiment of the present invention, and FIG. 5 is a diagram showing a level detection circuit of a conventional semiconductor integrated circuit. The circuit diagram shown in FIG. 6 is a timing waveform diagram showing the circuit operation of FIG. 5. Tyu~T9,. ...MOS) transistor, 11°1
2... Ratioless circuit, 3e41... Inverter circuit, 10... Delay circuit, 13.43... Delay holding circuit. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2 tl t2 t3 t4 t5 t6 t
7 t8 Figure 6
Claims (3)
よびNチャネルMOSトランジスタT_3、T_4が高
電位電源と低電位電源との間に直列接続され、上記トラ
ンジスタT_2、T_3の各ゲートが入力ノードに接続
される第1のレシオレス回路と、この第1のレシオレス
回路のトランジスタT_2、T_3のドレイン相互接続
点に入力端が接続される第1のインバータ回路と、この
第1のインバータ回路の出力端と入力端との間に接続さ
れ、その導通が前記入力ノードの電位により制御され、
上記第1のインバータ回路と共に遅延保持回路を形成す
る帰還回路と、前記第1のインバータ回路の出力を遅延
させて出力ノードに出力すると共に前記第1のレシオレ
ス回路のトランジスタT_1、T_4のゲートに与える
遅延回路とを具備することを特徴とする半導体集積回路
のレベル検知回路。(1) P-channel MOS transistors T_1, T_2 and N-channel MOS transistors T_3, T_4 are connected in series between a high potential power source and a low potential power source, and each gate of the transistors T_2, T_3 is connected to an input node. 1, a first inverter circuit whose input terminal is connected to the drain interconnection point of the transistors T_2 and T_3 of the first ratioless circuit, and an output terminal and an input terminal of the first inverter circuit. connected between them, the conduction of which is controlled by the potential of the input node,
a feedback circuit that forms a delay hold circuit together with the first inverter circuit; and a feedback circuit that delays the output of the first inverter circuit and outputs the delayed output to the output node and also provides it to the gates of transistors T_1 and T_4 of the first ratioless circuit. A level detection circuit for a semiconductor integrated circuit, comprising a delay circuit.
、T_6およびNチャネルトランジスタT_7、T_8
が高電位電源と低電位側電源との間に直列接続され、上
記トランジスタT_6、T_7のゲート相互が前記第1
のインバータ回路の出力端に接続され、上記トランジス
タT_5、T_6のゲートは前記入力ノードに接続され
、上記トランジスタT_6、T_7のドレイン相互接続
点が前記第1のインバータ回路の入力端に接続される第
2のレシオレス回路である前記特許請求の範囲第1項記
載の半導体集積回路のレベル検知回路。(2) The feedback circuit includes a P-channel transistor T_5
, T_6 and N-channel transistors T_7, T_8
are connected in series between the high potential power supply and the low potential power supply, and the gates of the transistors T_6 and T_7 are connected to each other in series between the high potential power supply and the low potential power supply.
a first inverter circuit, the gates of the transistors T_5 and T_6 are connected to the input node, and the drain interconnection point of the transistors T_6 and T_7 is connected to the input end of the first inverter circuit. 2. The level detection circuit for a semiconductor integrated circuit according to claim 1, which is a ratioless circuit of 2.
力端に入力端が接続される第2のインバータ回路と、こ
の第2のインバータ回路の出力端と前記第1のインバー
タ回路の入力端との間に接続されるCMOSトランスミ
ッションゲートとからなり、このCMOSトランスミッ
シヨンゲートの各トランジスタのゲートは前記入力ノー
ドに接続されてなる前記特許請求の範囲第1項記載の半
導体集積回路のレベル検知回路。(3) The feedback circuit includes a second inverter circuit whose input terminal is connected to the output terminal of the first inverter circuit, and an output terminal of the second inverter circuit and an input terminal of the first inverter circuit. and a CMOS transmission gate connected between the CMOS transmission gate and the gate of each transistor of the CMOS transmission gate connected to the input node. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59204259A JPS6182528A (en) | 1984-09-29 | 1984-09-29 | Level detecting circuit of semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59204259A JPS6182528A (en) | 1984-09-29 | 1984-09-29 | Level detecting circuit of semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6182528A true JPS6182528A (en) | 1986-04-26 |
Family
ID=16487496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59204259A Pending JPS6182528A (en) | 1984-09-29 | 1984-09-29 | Level detecting circuit of semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6182528A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01272314A (en) * | 1988-04-25 | 1989-10-31 | Nec Corp | Signal generating circuit |
-
1984
- 1984-09-29 JP JP59204259A patent/JPS6182528A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01272314A (en) * | 1988-04-25 | 1989-10-31 | Nec Corp | Signal generating circuit |
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