JPS6178329U - - Google Patents
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- Publication number
- JPS6178329U JPS6178329U JP16141584U JP16141584U JPS6178329U JP S6178329 U JPS6178329 U JP S6178329U JP 16141584 U JP16141584 U JP 16141584U JP 16141584 U JP16141584 U JP 16141584U JP S6178329 U JPS6178329 U JP S6178329U
- Authority
- JP
- Japan
- Prior art keywords
- processing unit
- central processing
- monostable multivibrator
- output
- retriggerable
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Description
第１図はこの考案の一実施例のＣＰＵのリセツ
ト回路のブロツク図、第２図はその各部のタイミ
ング図である。 １…ＣＰＵ、２…単安定マルチバイブレータ（
第１）、３…単安定マルチバイブレータ（第２）
。
ト回路のブロツク図、第２図はその各部のタイミ
ング図である。 １…ＣＰＵ、２…単安定マルチバイブレータ（
第１）、３…単安定マルチバイブレータ（第２）
。
Claims (1)
- 中央処理装置から周期的に出力されるパルス信
号によつて繰返し再トリガされる再トリガ可能な
第１の単安定マルチバイブレータと、この第１の
単安定マルチバイブレータの出力の立下りにより
トリガされて出力を前記中央処理装置のリセツト
端子に与える第２の単安定マルチバイブレータと
を備えた中央処理装置のリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16141584U JPS6178329U (ja) | 1984-10-25 | 1984-10-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16141584U JPS6178329U (ja) | 1984-10-25 | 1984-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178329U true JPS6178329U (ja) | 1986-05-26 |
Family
ID=30719325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16141584U Pending JPS6178329U (ja) | 1984-10-25 | 1984-10-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178329U (ja) |
-
1984
- 1984-10-25 JP JP16141584U patent/JPS6178329U/ja active Pending