JPS6175535A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS6175535A JPS6175535A JP19669884A JP19669884A JPS6175535A JP S6175535 A JPS6175535 A JP S6175535A JP 19669884 A JP19669884 A JP 19669884A JP 19669884 A JP19669884 A JP 19669884A JP S6175535 A JPS6175535 A JP S6175535A
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- cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、樹脂を用いて封止される半導体装置に係り、
特に、素子の表面及び、内部にかかる応力と、素子と樹
脂とから構成される界面の絶縁抵抗値とを素子の同一セ
ル内で把握するのに最適な素子に関する。特に、高温及
び、高湿時の応力及び、界面の絶縁抵抗値の経時変化を
把握するのに最適な素子に関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a semiconductor device sealed using a resin,
In particular, the present invention relates to an element that is optimal for determining the stress applied to the surface and inside of the element, and the insulation resistance value of the interface between the element and resin within the same cell of the element. In particular, it relates to an element that is optimal for understanding stress at high temperatures and high humidity, and changes over time in insulation resistance values at interfaces.
樹脂を用いて封止［また半導体素子の表面及び、素子の
内部にかかる応力は、ひずみゲージを素子表面にはりつ
けて測定している。また、素子の内部に、応力を測定す
るために１対の抵抗体を拡散法により形成することも知
られている。ただし、これらの技術によれば、素子にか
かる応力は測定できるが、素子内部にかかる応力の分布
を明確にする技術については何ら方法が知られていない
。The stress applied to the surface of the semiconductor element and the inside of the element is measured by attaching a strain gauge to the element surface. It is also known to form a pair of resistors inside an element by a diffusion method in order to measure stress. However, although these techniques can measure the stress applied to an element, there is no known technique for clarifying the distribution of stress applied inside the element.
一方、平行対電極を素子に組込む方法も特開昭５８−１
７８５３１号、特開昭５９−１０２３４号公報に記載さ
れているが、いずれも、素子内部の絶縁抵抗値の分布を
明確にする技術については明示されていない。On the other hand, a method of incorporating parallel counter electrodes into an element was also disclosed in JP-A-58-1.
No. 78531 and Japanese Unexamined Patent Publication No. 59-10234, but neither of them explicitly discloses a technique for clarifying the distribution of insulation resistance values inside the element.
本発明の目的は抵抗体及び、素子表面と樹脂とから構成
される界面の絶縁抵抗値を測定する抵抗体とを、半導体
素子の同一セル内に形成し、半導体素子の一セルの表面
及び、セル内部にかかる応力と、同じセルの表面と樹脂
とから構成される界面の絶縁抵抗値とを測定できる半導
体装置を提供することにある。An object of the present invention is to form a resistor and a resistor for measuring the insulation resistance value of an interface between the element surface and a resin in the same cell of a semiconductor element, and to An object of the present invention is to provide a semiconductor device that can measure the stress applied inside a cell and the insulation resistance value of an interface formed between the surface of the same cell and a resin.
本発明は、樹脂を用いて封止する半導体素子の１セルに
おいて、素子の表面及び、内部の応力を測定するための
抵抗体及び、樹脂と素子表面の絶縁抵抗値を測定するた
めに、平行対電極の２者を具備することを特徴とするも
のである。The present invention provides a resistor for measuring the stress on the surface and inside of the element, and a parallel resistor for measuring the insulation resistance value between the resin and the element surface in one cell of a semiconductor element sealed with resin. It is characterized by having two counter electrodes.
本発明のセルの大きさとしては、ｌＯμｍ×１０μｍか
ら１０＋ｏ＋Ｘ１０ｇの範囲で適用されるが、１００Ｘ
１００／Ｊｍから５ ａｍ Ｘ ５ ｔｒｒｒｎの範囲
が好しい。−素子の大きさとしては、１００μｍＸ１．
００μｍから１０咽×１０順の範囲にあり、この大きさ
の素子に本発明は適用されるが、０．５ｎ＋＋ｎＸ Ｏ
，５胴から１０ｍｎ＋Ｘ１０ｍの範囲が好しい。従って
、１素子内のセルは４〜１ｏｏｏｏｏｏ個となる。The cell size of the present invention is applicable in the range of 10μm×10μm to 10+o+X10g, but 100×
A range of 100/Jm to 5 am x 5 trrrn is preferred. - The size of the element is 100 μm x 1.
The range is from 0.00 μm to 10×10, and the present invention is applied to elements of this size, but 0.5n++nX O
, 5 is preferably in the range of 10 m+X10 m. Therefore, the number of cells in one element is 4 to 1oooooo.
本発明の応力を測定する抵抗体としては、シリコン基板
に、拡散法によシ形成した抵抗体あるいは、シリコイ基
板上に絶縁性被膜（例えば、熱酸化膜、リンシリケート
ガラス等）を形成し、該被膜上に、金属を蒸着して形成
した薄膜抵抗体などを用いることができる。As a resistor for measuring stress according to the present invention, a resistor is formed on a silicon substrate by a diffusion method, or an insulating film (e.g., thermal oxide film, phosphosilicate glass, etc.) is formed on a silicon substrate. A thin film resistor formed by vapor-depositing metal on the film can be used.
本発明において、樹脂と素子から構成される界面の絶縁
抵抗値を測定する平行対電極に用いられる金属蒸着膜の
材質としては、金、クロム、モリブデン、タングステン
、チタン及び、アルミニウムなど、半導体素子の配線及
び、電極として用いられている金属等を用いることがで
きる。In the present invention, the material of the metal vapor deposition film used for the parallel counter electrode that measures the insulation resistance value of the interface between the resin and the device includes gold, chromium, molybdenum, tungsten, titanium, aluminum, etc. Metals used as wiring and electrodes can be used.
本発明において、その効果を顕著ＫＷわす素子（１チツ
プ）内のセルの配置を第１図に示すセルは、正方形ある
いけ長方形が好しく、その配置は、素子の辺に平行であ
ることが好しい。すなわち、各セルは、マトリックス状
に配置されるのがよい。In the present invention, the arrangement of cells in the device (one chip) that significantly reduces the KW effect is shown in FIG. 1. The cells are preferably square or rectangular, and the arrangement should be parallel to the sides of the device. I like it. That is, each cell is preferably arranged in a matrix.
１チツプ内のマ） ＩＪラックス配置としては素子の中
心に１セルの中心がくるように配置するのが好しく、ま
た、各セルの配置も点対称になるように配置するのが好
しい。第１図に示したセルの配置は、本発明の代表例で
あり、セル配置パターンは、第１図に限定されるもので
はない。なお、第１図においては、各セルの抵抗体及び
平行対電極などを外部のリード線と接続するために必要
な配線は明示されていないが、これらの配線は、当然本
発明でも必要である。The IJ rack arrangement within one chip is preferably arranged so that the center of one cell is located at the center of the element, and it is also preferable that each cell is arranged point-symmetrically. The cell arrangement shown in FIG. 1 is a typical example of the present invention, and the cell arrangement pattern is not limited to that shown in FIG. Although FIG. 1 does not clearly show the wiring required to connect the resistor and parallel counter electrode of each cell to external lead wires, these wirings are of course necessary in the present invention. .
セル内に配置された抵抗体及び、平行対電極の配置例の
代表例を第２図に示した。即ち、第２図では、応力測定
用抵抗体は、中心部に配置されている。応力測定用の感
度をよくするためには、抵抗体を長くして、抵抗値を上
げることが考えられるが、その手法として、抵抗体のパ
ターンを第３図に示したように蛇行させることは、本発
明の効果を損うものではない。平行対電極のパターンは
セル周辺の内側に配置（第２図参照）してもよいし、セ
ルの中心をとりまくように内側に配置してもよい（第４
図参照）。第４図においては、応力測定用抵抗体は、セ
ル周辺の内側に配置はれる。FIG. 2 shows a typical example of the arrangement of the resistor and the parallel counter electrode arranged in the cell. That is, in FIG. 2, the stress measuring resistor is placed at the center. In order to improve the sensitivity for stress measurement, it is possible to increase the resistance value by increasing the length of the resistor, but one way to do this is to make the pattern of the resistor meander as shown in Figure 3. , does not impair the effects of the present invention. The pattern of parallel counter electrodes may be placed inside the periphery of the cell (see Figure 2) or inside so as to surround the center of the cell (see Figure 4).
(see figure). In FIG. 4, the stress measuring resistor is placed inside the periphery of the cell.
第２〜第４図に示された、抵抗体及び、平行対電極の配
置例においては、抵抗体として、拡散法により形成する
もの及び、金属を蒸着する手法等に好適である。さらに
、拡散法により抵抗体を形成する場合には、拡散層上に
絶縁膜を形成して分離することができるので、該絶縁膜
上に、界面の絶縁抵抗値を測定する平行対電極を形成可
能となる。このときの配置を第５図に示す。この図の利
点は、セル面積を小さくできることである。なお、拡散
法によシ抵抗体を形成するときには、抵抗体を電気的に
接続するために、拡散層上の絶縁膜にコンタクト用の穴
を形成することが必要である。The examples of the arrangement of the resistor and the parallel counter electrode shown in FIGS. 2 to 4 are suitable for forming the resistor by a diffusion method, a method for depositing metal, and the like. Furthermore, when forming a resistor by the diffusion method, it is possible to form an insulating film on the diffusion layer and separate it, so a parallel counter electrode for measuring the insulation resistance value at the interface is formed on the insulating film. It becomes possible. The arrangement at this time is shown in FIG. The advantage of this diagram is that the cell area can be reduced. Note that when forming a resistor by the diffusion method, it is necessary to form a contact hole in the insulating film on the diffusion layer in order to electrically connect the resistor.
このほかに、抵抗体及び、平行対電極などを外部リード
線と接続するだめの配線層は、無機質系の保護膜（リン
シリケートガラス、シリコンナイトライド、酸化シリコ
ン等）で被接されていることが好しい。In addition, the wiring layer that connects the resistor, parallel counter electrode, etc. to the external lead wire must be covered with an inorganic protective film (phosphosilicate glass, silicon nitride, silicon oxide, etc.). is preferable.
以下本発明の具体的実施例を説明する。Specific examples of the present invention will be described below.
ｎ型シリコン基板に拡散法によりｐ層を形成し抵抗体を
形成した。この基板に絶縁層を形成したのちに所定の位
置に穴をあけた。次いで、この基板上に、金を蒸着した
のち所定のパターンをエツチングして取シ除き、平行対
電極を形成した。と同時に、拡散法により形成した抵抗
体及び、平行対電極と外部リード線とを電気的に接続す
るために必要な配線パターン本形成した。A p-layer was formed on an n-type silicon substrate by a diffusion method to form a resistor. After forming an insulating layer on this substrate, holes were made at predetermined positions. Next, gold was deposited on this substrate and a predetermined pattern was etched and removed to form parallel counter electrodes. At the same time, a resistor formed by a diffusion method and a wiring pattern necessary for electrically connecting the parallel counter electrode and the external lead wire were formed.
１素子の大きさは８ＩＩＯ＋１×１０ＩＩＩ＃Ｉであり
、１セルの大きさけ、１．５ｍＸ１．８５ｍである。抵
抗体と平行対電極パターンは第３図に示したと同じであ
る。この素子をフレームにダイボンディングしたのち、
金線を用いて、素子とフレームのリード線部分とをワイ
ヤボンディング法により、電気的に結線した。素子がボ
ンディングされたフレームをエポキシ系樹脂を用いてモ
ールドした。このモールド品に４１１ ｇ ７ｍ”のま
け応力をかけたところ、抵抗体の抵抗値に変化が見られ
た。このときの抵抗値変化率の１素子の分布状態を第６
図に示す。この図から、応力分布のあることがわかる。The size of one element is 8IIO+1×10III#I, and the size of one cell is 1.5m×1.85m. The resistor and parallel counter electrode pattern are the same as shown in FIG. After die bonding this element to the frame,
The element and the lead wire portion of the frame were electrically connected using a wire bonding method using a gold wire. The frame to which the elements were bonded was molded using epoxy resin. When an additional stress of 411 g 7 m'' was applied to this molded product, a change in the resistance value of the resistor was observed.The distribution state of the resistance change rate for one element at this time was
As shown in the figure. This figure shows that there is a stress distribution.
次に、モールドした素子を１２ＩＣ２気圧の水蒸気中に
１０００時間放置した。その結果、素子のコーナ部分の
セル内の応力変化が他のセルに比べて大きいこと及び、
素子のコーナ部分のセルの絶縁抵抗値が低下する割合が
他のセルに比べて大きいことを明らかにすることができ
た。Next, the molded device was left in water vapor at 12 IC and 2 atmospheres for 1000 hours. As a result, the stress change in the cell at the corner of the element is larger than in other cells, and
It was revealed that the rate at which the insulation resistance value of cells at the corner of the device decreases is greater than that of other cells.
フレームに応力測定用圧力センサ（５喘角）を貼り付け
たのち、実施例１で用いたエポキシ系レジンを用いてモ
ールドした。次いで、モールド品に実施例１と同様の外
力を加えた。その結果、センサで、応力の変化を知るこ
とができた。しかし、応力の分布を明らかにすることは
できなかった。After attaching a stress measuring pressure sensor (5 pant angles) to the frame, it was molded using the epoxy resin used in Example 1. Next, the same external force as in Example 1 was applied to the molded product. As a result, we were able to detect changes in stress using the sensor. However, it was not possible to clarify the stress distribution.
以上の実施例で述べたように、本発明の半導体素子は、
応力と絶縁抵抗の関係を明らかにするのに有効な素子で
ある。As described in the above embodiments, the semiconductor device of the present invention is
This is an effective element for clarifying the relationship between stress and insulation resistance.
第１図は本発明の一実施例の１素子の平面図、第２〜＠
５図はセル内部のパターンの平面図、第６図は外力を与
えたときの各セル内の抵抗体の抵抗値の変化率（百分率
）の説明図である。
２・・・セル、４・・・抵抗体、５．６・・・平行電極
。Fig. 1 is a plan view of one element of an embodiment of the present invention, Fig. 2 - @
FIG. 5 is a plan view of the pattern inside the cell, and FIG. 6 is an explanatory diagram of the rate of change (percentage) of the resistance value of the resistor in each cell when an external force is applied. 2... Cell, 4... Resistor, 5.6... Parallel electrode.
Claims (1)
、素子の表面及び、内部の応力を測定するための抵抗体
及び、樹脂と素子表面の絶縁抵抗値を測定するために、
平行対電極の２者を具備することを特徴とする半導体装
置。1. In one cell of a semiconductor element sealed using resin, a resistor for measuring the stress on the surface and inside of the element, and for measuring the insulation resistance value between the resin and the element surface,
A semiconductor device comprising two parallel counter electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19669884A JPS6175535A (en) | 1984-09-21 | 1984-09-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19669884A JPS6175535A (en) | 1984-09-21 | 1984-09-21 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175535A true JPS6175535A (en) | 1986-04-17 |
Family
ID=16362097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19669884A Pending JPS6175535A (en) | 1984-09-21 | 1984-09-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175535A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131540A (en) * | 1984-11-30 | 1986-06-19 | Nec Corp | Semiconductor device |
| EP0704889A3 (en) * | 1994-09-29 | 1998-10-21 | Siemens Aktiengesellschaft | Power semiconductors with monolithically integrated test resistor and its fabrication |
| JP2011002259A (en) * | 2009-06-16 | 2011-01-06 | Fukuoka Univ | Method for measuring stress, sensor for measuring stress and device for evaluating residual stress |
-
1984
- 1984-09-21 JP JP19669884A patent/JPS6175535A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131540A (en) * | 1984-11-30 | 1986-06-19 | Nec Corp | Semiconductor device |
| EP0704889A3 (en) * | 1994-09-29 | 1998-10-21 | Siemens Aktiengesellschaft | Power semiconductors with monolithically integrated test resistor and its fabrication |
| JP2011002259A (en) * | 2009-06-16 | 2011-01-06 | Fukuoka Univ | Method for measuring stress, sensor for measuring stress and device for evaluating residual stress |
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