JPS6154094A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6154094A JPS6154094A JP59176448A JP17644884A JPS6154094A JP S6154094 A JPS6154094 A JP S6154094A JP 59176448 A JP59176448 A JP 59176448A JP 17644884 A JP17644884 A JP 17644884A JP S6154094 A JPS6154094 A JP S6154094A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- terminal
- data
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/142—Contactless power supplies, e.g. RF, induction, or IR
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は卓上電子計算機や各種情報処理装置に補助的な
外部メモリとして用いる着脱自在の記憶装置に関する。
外部メモリとして用いる着脱自在の記憶装置に関する。
従来の記憶装置の一例を第５図を用いて説明する。１は
１１ピツトのバイナリカウンタによるアドレス設定器で
、端子Ｒ８Ｔをハイレベル電位（以下％ＨＩと記載する
。）にすると端子Ｑｏ−Ｇｈ。
１１ピツトのバイナリカウンタによるアドレス設定器で
、端子Ｒ８Ｔをハイレベル電位（以下％ＨＩと記載する
。）にすると端子Ｑｏ−Ｇｈ。
が全てロウレベル電位（以下気ＬＩと記載する。〕にな
シ、端子ＣＬを％ＨＩから％ＬＩＫするごとに端子Ｑｏ
＝Ｑｔｏが設定する計数値（後述の記憶素子のアドレス
となる。）が１つづつ更新される０２はシリアルに入力
したデータをパラレルに出力する８ピツトの第】のシフ
トレジスタで、端子ＯＥが％Ｈ１のとき端子ＳＩがらシ
リアルに入力されるデータ信号を端子ＣＬＫ入カしたク
ロック信号の立ち上がシエツジによって読み込み、一時
記憶して端子Ｑｏ＝Ｑｙに設定する。なお、端子ＯＥが
％Ｌ’のときは端子Ｑｏ＝Ｑｔはハイインピーダンス状
態となる。３は端子ｌ１−Ｉｓにパラレルに入力される
データ信号を端子Ｐ／Ｓ を’Ｈ１にすることによシ
読み込み、端子Ｐ／Ｓ が％Ｌ１のとき端子ＣＬに入
力されるクロック信号の立ち上がりに同期して端子Ｑ８
からそのデータ信号をシリアルに出力する第２のシフト
レジスタである。
シ、端子ＣＬを％ＨＩから％ＬＩＫするごとに端子Ｑｏ
＝Ｑｔｏが設定する計数値（後述の記憶素子のアドレス
となる。）が１つづつ更新される０２はシリアルに入力
したデータをパラレルに出力する８ピツトの第】のシフ
トレジスタで、端子ＯＥが％Ｈ１のとき端子ＳＩがらシ
リアルに入力されるデータ信号を端子ＣＬＫ入カしたク
ロック信号の立ち上がシエツジによって読み込み、一時
記憶して端子Ｑｏ＝Ｑｙに設定する。なお、端子ＯＥが
％Ｌ’のときは端子Ｑｏ＝Ｑｔはハイインピーダンス状
態となる。３は端子ｌ１−Ｉｓにパラレルに入力される
データ信号を端子Ｐ／Ｓ を’Ｈ１にすることによシ
読み込み、端子Ｐ／Ｓ が％Ｌ１のとき端子ＣＬに入
力されるクロック信号の立ち上がりに同期して端子Ｑ８
からそのデータ信号をシリアルに出力する第２のシフト
レジスタである。
４は０ＭＯ８構造のスタティックＲＡ Ｍ （ｒａｎｄ
ｏｍａｃｓｅｓｓ ｍｅｍｏｒｙ ）などによる２キロ
バイトの記憶容量の記憶素子で、アドレス端子Ａ０〜Ａ
ｇｏが夫々アドレス設定器１の端子Ｑｏ −Ｑ １ｏ
Ｋ ％データ端子Ｄｏ−Ｄｒが夫々シフトレジスタ２の
端子Ｑｏ−Ｑγおよびシフトレジスタ３の端子Ｉｓ〜工
８に接続されている。この記憶素子４は端子ＯＥが％Ｈ
Ｉｓ端子ＷＥが％Ｌｌおよび端子Ｃ８が％ＨＩのとき端
子Ａｏ −Ａｓ ｏ Ｋよって設定されたアドレスに、
端子、）。−Ｄ７に設定されたデータを格納する。又、
端子ＯＥが％Ｌ１１端子ＷＥが％Ｈ１および端子Ｃ８が
嘱Ｈｋのとき、端子Ａｏ −Ａｌ Ｏによって設定され
たアドレスに格納されているデニタを端子り。
ｏｍａｃｓｅｓｓ ｍｅｍｏｒｙ ）などによる２キロ
バイトの記憶容量の記憶素子で、アドレス端子Ａ０〜Ａ
ｇｏが夫々アドレス設定器１の端子Ｑｏ −Ｑ １ｏ
Ｋ ％データ端子Ｄｏ−Ｄｒが夫々シフトレジスタ２の
端子Ｑｏ−Ｑγおよびシフトレジスタ３の端子Ｉｓ〜工
８に接続されている。この記憶素子４は端子ＯＥが％Ｈ
Ｉｓ端子ＷＥが％Ｌｌおよび端子Ｃ８が％ＨＩのとき端
子Ａｏ −Ａｓ ｏ Ｋよって設定されたアドレスに、
端子、）。−Ｄ７に設定されたデータを格納する。又、
端子ＯＥが％Ｌ１１端子ＷＥが％Ｈ１および端子Ｃ８が
嘱Ｈｋのとき、端子Ａｏ −Ａｌ Ｏによって設定され
たアドレスに格納されているデニタを端子り。
〜Ｄ７から出力する。Ｔｔ−Ｔｓは仁の記憶装＠を補助
メモリなどとして用いる各極情報処理装置（詳細は後述
する。）と接続するための外部接続用端子で、端子Ｔｌ
ｔｌシフトレジスタ３の端子ＱｓＫ接続され、データ信
号を出力する。端子Ｔ、は各シフトレジスタ２，３の端
子ＣＬＫ接続され、クロック信号を入力する。端子Ｔ３
はシフトレジスタ２の端子ＳＩに接続され、データ信号
を入力する。端子Ｔ４はシフトレジスタ２の端子ＯＥ、
記憶素子４の端子ＯＥ、微分回路５′！ｉ−構成するコ
ンデンサ５ａの一端子およびナントゲート６の一入力端
子に夫々接続ぢれ、リード信号を入力する。端子Ｔ、は
記憶素子４の端子ＷＥとナントゲート６のもう一方の入
力端子に接続され、ライト信号を入力する。
メモリなどとして用いる各極情報処理装置（詳細は後述
する。）と接続するための外部接続用端子で、端子Ｔｌ
ｔｌシフトレジスタ３の端子ＱｓＫ接続され、データ信
号を出力する。端子Ｔ、は各シフトレジスタ２，３の端
子ＣＬＫ接続され、クロック信号を入力する。端子Ｔ３
はシフトレジスタ２の端子ＳＩに接続され、データ信号
を入力する。端子Ｔ４はシフトレジスタ２の端子ＯＥ、
記憶素子４の端子ＯＥ、微分回路５′！ｉ−構成するコ
ンデンサ５ａの一端子およびナントゲート６の一入力端
子に夫々接続ぢれ、リード信号を入力する。端子Ｔ、は
記憶素子４の端子ＷＥとナントゲート６のもう一方の入
力端子に接続され、ライト信号を入力する。
端子Ｔ６はアドレス設定器１の端子ＲＳ Ｔに接続され
、アドレスリセット信号を入力する。端子Ｔ７は同じく
端子ＣＬに接続され、アドレスインクリメント信号を入
力する。端子Ｔｓ、Ｔｓは電源端子である。又、微分回
路５の出力はインバータ７に入力され、その出力はシフ
トレジスタ３の端子Ｐ／Ｓに入力される。８は入力のプ
ルアップまたはプルダウン用のレジスタ、５ｂは微分回
路５のレジスタである。なお、記憶素子４の電源は内蔵
のバッテリ９によって供給され、メモリをバックアップ
し、それ以外の素子は端子Ｔａ、Ｔｏからの電源が供給
される◇ 上記した従来装置の動作を第６図に示したタイムチャー
トに基づいて説明する。Ｔ１〜Ｔ７、Ｃ８Ｐ／Ｓ は夫
々同符号の端子の電圧波形を示す。例として、仁の記憶
装置を各種情報処理装置忙接続し、、その情報処理装置
からのデータを書き込む動作について説明する。まず、
端子Ｔ６から時刻ｔ１に所定時間％Ｈｌとなるアドレス
リセット信号を入力する。これＫより、アドレス設定器
１の全端子Ｑ０〜ＱｔｏＫ’ Ｌ ＃が設定される。次
に、時刻ｔ２から端子Ｔｘ、Ｔｓよシ夫々クロック信号
および８ビツトのデータ信号を入力する。これによシ、
シフトレジスタ２の端子Ｑｏ ＝Ｑｔ Ｋ入力したデー
タ信号が設定される。その後、時刻ｔ３で端子Ｔ５から
所定時間−ＬＩＩとなるライト信号を入力すると、記憶
素子４の端子Ｃ８が同時にＢ１定時間％Ｈ１となシ、こ
れによシフトレジスタ２の１ｍ 子Ｑｏ −Ｑ７に設定
されたデータがその時設定されているアドレスに書き込
まれる。
、アドレスリセット信号を入力する。端子Ｔ７は同じく
端子ＣＬに接続され、アドレスインクリメント信号を入
力する。端子Ｔｓ、Ｔｓは電源端子である。又、微分回
路５の出力はインバータ７に入力され、その出力はシフ
トレジスタ３の端子Ｐ／Ｓに入力される。８は入力のプ
ルアップまたはプルダウン用のレジスタ、５ｂは微分回
路５のレジスタである。なお、記憶素子４の電源は内蔵
のバッテリ９によって供給され、メモリをバックアップ
し、それ以外の素子は端子Ｔａ、Ｔｏからの電源が供給
される◇ 上記した従来装置の動作を第６図に示したタイムチャー
トに基づいて説明する。Ｔ１〜Ｔ７、Ｃ８Ｐ／Ｓ は夫
々同符号の端子の電圧波形を示す。例として、仁の記憶
装置を各種情報処理装置忙接続し、、その情報処理装置
からのデータを書き込む動作について説明する。まず、
端子Ｔ６から時刻ｔ１に所定時間％Ｈｌとなるアドレス
リセット信号を入力する。これＫより、アドレス設定器
１の全端子Ｑ０〜ＱｔｏＫ’ Ｌ ＃が設定される。次
に、時刻ｔ２から端子Ｔｘ、Ｔｓよシ夫々クロック信号
および８ビツトのデータ信号を入力する。これによシ、
シフトレジスタ２の端子Ｑｏ ＝Ｑｔ Ｋ入力したデー
タ信号が設定される。その後、時刻ｔ３で端子Ｔ５から
所定時間−ＬＩＩとなるライト信号を入力すると、記憶
素子４の端子Ｃ８が同時にＢ１定時間％Ｈ１となシ、こ
れによシフトレジスタ２の１ｍ 子Ｑｏ −Ｑ７に設定
されたデータがその時設定されているアドレスに書き込
まれる。
次に、最初に曹き込んだデータが正しく記憶素子４に格
納されたか否かを確認するために、先程設定したアドレ
スのデータを外部の情報処理装置が読み出す動作を行う
。まず、時刻ｔ４に端子Ｔ４から所定時間−ＬＩとなる
リード信号を入力する。
納されたか否かを確認するために、先程設定したアドレ
スのデータを外部の情報処理装置が読み出す動作を行う
。まず、時刻ｔ４に端子Ｔ４から所定時間−ＬＩとなる
リード信号を入力する。
これによシ、記憶素子４の端子Ｃ８は同時に所定時間％
ＨＩとなシ、シフトレジスタ３の端子Ｐ／Ｓにはこの制
御信号の立ち上がり時に図のようなパルスが入力される
。従って、記憶素子４の該当するデータが時刻ｔ４にシ
フトレジスタ３にパラレルに入力される。その後、端子
Ｔ２から入力したクロック信号に応じてシフトレジスタ
３が読み込んだデータを端子ＴＩからシリアルに出力す
る。外部の情報処理装置はこの読み出したデータと最初
に書き込んだデータとを照合し、一致していない場合は
警報などを発するが、一致している場合は以後アドレス
を更新し、次のデータを書き込む。アドレスを更新する
ためＫは、時刻ｔ５で端子Ｔ７がら所定時間１ＩＬＩと
なるアドレスインクリメント信号を入力する。これ罠よ
シ、アドレス設定器１の晶子Ｑｏ＝Ｑｔｏに次のアドレ
スを指定する出方が設定される。以後は、このようにし
てアドレス設定器するととにデータを書き込んで行く。
ＨＩとなシ、シフトレジスタ３の端子Ｐ／Ｓにはこの制
御信号の立ち上がり時に図のようなパルスが入力される
。従って、記憶素子４の該当するデータが時刻ｔ４にシ
フトレジスタ３にパラレルに入力される。その後、端子
Ｔ２から入力したクロック信号に応じてシフトレジスタ
３が読み込んだデータを端子ＴＩからシリアルに出力す
る。外部の情報処理装置はこの読み出したデータと最初
に書き込んだデータとを照合し、一致していない場合は
警報などを発するが、一致している場合は以後アドレス
を更新し、次のデータを書き込む。アドレスを更新する
ためＫは、時刻ｔ５で端子Ｔ７がら所定時間１ＩＬＩと
なるアドレスインクリメント信号を入力する。これ罠よ
シ、アドレス設定器１の晶子Ｑｏ＝Ｑｔｏに次のアドレ
スを指定する出方が設定される。以後は、このようにし
てアドレス設定器するととにデータを書き込んで行く。
ところで、上記の従来装賀では、外部接続用の端子Ｔｔ
−Ｔｅと他の情報処理装置の端子とを電気的に接触させ
ることによって、電源や信号の授受を行っている。しか
し、補助メモリとして用いるこのような記憶装置は頻繁
に着脱が繰シ返されるため、端子の耐久性と信頼性に問
題があった。特に、厳しい環境条件下で使用される自動
車用装置として用いられる場合などは一層問題である。
−Ｔｅと他の情報処理装置の端子とを電気的に接触させ
ることによって、電源や信号の授受を行っている。しか
し、補助メモリとして用いるこのような記憶装置は頻繁
に着脱が繰シ返されるため、端子の耐久性と信頼性に問
題があった。特に、厳しい環境条件下で使用される自動
車用装置として用いられる場合などは一層問題である。
従って、本発明は電気的に接触する部分を全く持たｆｌ
Ｃ電力や信号の授受が行える記憶装置を提供することを
目的とする。
Ｃ電力や信号の授受が行える記憶装置を提供することを
目的とする。
本発明に係る記憶装置は外部の給電装置と組み合せるこ
とによシ磁気回路が構成されてトランス結合を行い、こ
の給電装置から供給された交流電力を直流電力に変換す
る電源回路と、光信号から成るデータ信号と制御信号と
金堂元素子によって入力し、電気信号に変換する入力回
路と、データ信号を制御信号によって記憶素子に書き込
むとともにこの記憶素子の記憶しているデータを制御信
号によって読み出す制御回路と、記憶素子から読み出さ
れたデータ信号を発光素子によって光信号に変換して出
力する出力回路を備えたものである。
とによシ磁気回路が構成されてトランス結合を行い、こ
の給電装置から供給された交流電力を直流電力に変換す
る電源回路と、光信号から成るデータ信号と制御信号と
金堂元素子によって入力し、電気信号に変換する入力回
路と、データ信号を制御信号によって記憶素子に書き込
むとともにこの記憶素子の記憶しているデータを制御信
号によって読み出す制御回路と、記憶素子から読み出さ
れたデータ信号を発光素子によって光信号に変換して出
力する出力回路を備えたものである。
本発明による記憶装置を、これを補助メモリなどとして
用いる情報処理装置など釦接続すると、記憶装置の電源
回路とｉ報処理装＃に特別に設けた給電装置とが密接す
ることによってトランス結合が構成され、記憶装置内へ
電力が供給される。
用いる情報処理装置など釦接続すると、記憶装置の電源
回路とｉ報処理装＃に特別に設けた給電装置とが密接す
ることによってトランス結合が構成され、記憶装置内へ
電力が供給される。
この電力に基づき記憶装置内の各回路が作動し、入力回
路は情報処理装置の発光素子から送られてくる光信号を
受光素子によって受信し、電気信号に変換する。制御回
路は入力したデータ信号、制御信号に基づき記憶素子に
対してデータの耽み曹きを行い、出力回路は発光素子に
よって電気信号から成るデータ信号を光信号Ｋｆ換して
出力する。
路は情報処理装置の発光素子から送られてくる光信号を
受光素子によって受信し、電気信号に変換する。制御回
路は入力したデータ信号、制御信号に基づき記憶素子に
対してデータの耽み曹きを行い、出力回路は発光素子に
よって電気信号から成るデータ信号を光信号Ｋｆ換して
出力する。
この光信号は情報処理装置の受光素子例よって受信され
る。
る。
以下、本発明の実施例を図面に基づいて説明する。第１
図はその第１の実施例を示し、１００が記憶装置、２０
０は情報処理装置を示す。１０ａ１１ａは各々磁性材料
から成るコアで、互いに密接して対向することによ）磁
気回路を構成する。
図はその第１の実施例を示し、１００が記憶装置、２０
０は情報処理装置を示す。１０ａ１１ａは各々磁性材料
から成るコアで、互いに密接して対向することによ）磁
気回路を構成する。
１０ｂ、Ｉｌｂは各コア１０ａ、１１ａｌＣ夫々巻回さ
れた１次コイルおよび２次コイル、】ｏｃけ】次コイル
１０ｂを励磁する励磁回路、１１ｃは２次コイルｌｌｂ
によって取シ出した交流電力を整流半溝し所定の直流電
源に変換する直流変換回路、１２ａ−１２ｇは各々発光
ダイオードである。
れた１次コイルおよび２次コイル、】ｏｃけ】次コイル
１０ｂを励磁する励磁回路、１１ｃは２次コイルｌｌｂ
によって取シ出した交流電力を整流半溝し所定の直流電
源に変換する直流変換回路、１２ａ−１２ｇは各々発光
ダイオードである。
発光ダイす−ド１２ａのアノードは一端が電源に接続さ
れたレジスタ８ａの他端に、同じくカンードはトランジ
スタ１３ａのコレクタに、 トランジスタ１３ａのエ
ミッタはアースに、同じくペースは一端が接地されたレ
ジスタ８ｂの他端と一端がシフトレジスタ３の端子Ｑａ
Ｋ接続されたレジスタ８ｃの他端に夫々接続され、これ
らによシフトレジスタ３の端子Ｑｓからのデータ信号を
光信号に変換する回路を構成している。他の発光ダイオ
ード１２ｂ〜１２ｇは発光ダイオード１２ａと同様の回
路構成を持ち（１３ｂはトランジスタ〕、情報処理装置
２００内の制御回路（図示せず）から送られてくる電気
信号を光信号に変換する。１４ａ〜１４ｇは夫々対向す
る発光ダイオード１２ａ〜１２ｇからの光信号を受信し
、電気信号に変換するフォトトランジスタでアシ、各フ
ォトトランジスタ１４ａ〜１４ｇのエミッタは各々接地
され、各コレクタは一端が電源電位に接続されたレジス
タ８ｄの他端および各制御回路の端子に接続されている
。即ち、フォトトランジスタ１４＆のコレクタは情報処
理装置２００内の制御回路の入力端子に接続される。一
方、記憶装置１υ０内のフォトトランジスタ１４ｂのコ
レクタは各シフトレジスタ２，３の端子ＣＬに、フォト
トランジスタ１４ｃのコレクタはシフトレジスタ２の端
子ＳＩに、フォトトランジスタ１４ｄのコレクタは倣分
回路５のコンデンサ５ａの一端、シフトレジスタ２の端
子ＯＥ、記憶素子４の端子ＯＥおよびナントゲート６の
一方の入力端子に、フォトトランジスタ１４ｅのコレク
タは記憶素子４の端子ＷＥおよびナントゲート６のもう
一方の入力端子に、フォトトランジスタ１４ｆのコレク
タはアドレス設定器】の端子Ｒ８ＴＫ、 フォトトラン
ジスタ１４ｇのコレクタは同じく端子ＣＬＫ夫々接続さ
れている。
れたレジスタ８ａの他端に、同じくカンードはトランジ
スタ１３ａのコレクタに、 トランジスタ１３ａのエ
ミッタはアースに、同じくペースは一端が接地されたレ
ジスタ８ｂの他端と一端がシフトレジスタ３の端子Ｑａ
Ｋ接続されたレジスタ８ｃの他端に夫々接続され、これ
らによシフトレジスタ３の端子Ｑｓからのデータ信号を
光信号に変換する回路を構成している。他の発光ダイオ
ード１２ｂ〜１２ｇは発光ダイオード１２ａと同様の回
路構成を持ち（１３ｂはトランジスタ〕、情報処理装置
２００内の制御回路（図示せず）から送られてくる電気
信号を光信号に変換する。１４ａ〜１４ｇは夫々対向す
る発光ダイオード１２ａ〜１２ｇからの光信号を受信し
、電気信号に変換するフォトトランジスタでアシ、各フ
ォトトランジスタ１４ａ〜１４ｇのエミッタは各々接地
され、各コレクタは一端が電源電位に接続されたレジス
タ８ｄの他端および各制御回路の端子に接続されている
。即ち、フォトトランジスタ１４＆のコレクタは情報処
理装置２００内の制御回路の入力端子に接続される。一
方、記憶装置１υ０内のフォトトランジスタ１４ｂのコ
レクタは各シフトレジスタ２，３の端子ＣＬに、フォト
トランジスタ１４ｃのコレクタはシフトレジスタ２の端
子ＳＩに、フォトトランジスタ１４ｄのコレクタは倣分
回路５のコンデンサ５ａの一端、シフトレジスタ２の端
子ＯＥ、記憶素子４の端子ＯＥおよびナントゲート６の
一方の入力端子に、フォトトランジスタ１４ｅのコレク
タは記憶素子４の端子ＷＥおよびナントゲート６のもう
一方の入力端子に、フォトトランジスタ１４ｆのコレク
タはアドレス設定器】の端子Ｒ８ＴＫ、 フォトトラン
ジスタ１４ｇのコレクタは同じく端子ＣＬＫ夫々接続さ
れている。
次に、上記構成の動作を説明する。記憶装置１００を情
報処理装置２００の所定位ｆｉＫ固着するとコア］Ｏａ
、ｌｌａが互いに密接対向し、磁気回路が構成される。
報処理装置２００の所定位ｆｉＫ固着するとコア］Ｏａ
、ｌｌａが互いに密接対向し、磁気回路が構成される。
このトランス結合によって情報処理装置２００から交Ｒ
電力が記憶装置】００へ供給され、直流変換回路１１ｃ
によって直流電源に変換され、各回路に供給される。
電力が記憶装置】００へ供給され、直流変換回路１１ｃ
によって直流電源に変換され、各回路に供給される。
一方、記憶装置１０００発光ダイオード１２ａおよびフ
ォトトランジスタ１４ｂ〜１４ｇは夫々情報処理装置２
００のフォトトランジスタ１４ａおよび発光ダイオード
１２ｂ〜１２ｇと一対一に対向に、光信号の授受を行う
。例えば、発光ダイオード１２ｂが発光している場合、
この元を受光するフォトトランジスタ１４ｂはオンし、
そのコレクタ１ｊｔＬ＃となる。従って、第５図の端子
Ｔ２〜Ｔ７に発生する電位がフォトトランジスタ１４ｂ
〜１４ｇの各コレクタに発生する電位に等しくなるよう
に発光ダイオード１２ｂ〜１２ｇを駆動する。又、記憶
装置】０００発光ダイオード１２ａはシフトレジスタ３
の端子喝の電位が％ＨＩのときトランジスタ１３ａがオ
ンすることにより発光し、これＫよシ情報処理装置２０
０のフォトトランジスタ１４ａがオンし、そのコレクタ
が％ＬＩＫなる。従って、このような光信号の授受を行
えば、記憶装ｆｌｌＯＯと情報処理装置２００とを電気
的に非接触な状態に保ちながら従来同様に記憶素子４へ
のデータ書込みや記憶素子４からのデータ読み出しが可
能となる。
ォトトランジスタ１４ｂ〜１４ｇは夫々情報処理装置２
００のフォトトランジスタ１４ａおよび発光ダイオード
１２ｂ〜１２ｇと一対一に対向に、光信号の授受を行う
。例えば、発光ダイオード１２ｂが発光している場合、
この元を受光するフォトトランジスタ１４ｂはオンし、
そのコレクタ１ｊｔＬ＃となる。従って、第５図の端子
Ｔ２〜Ｔ７に発生する電位がフォトトランジスタ１４ｂ
〜１４ｇの各コレクタに発生する電位に等しくなるよう
に発光ダイオード１２ｂ〜１２ｇを駆動する。又、記憶
装置】０００発光ダイオード１２ａはシフトレジスタ３
の端子喝の電位が％ＨＩのときトランジスタ１３ａがオ
ンすることにより発光し、これＫよシ情報処理装置２０
０のフォトトランジスタ１４ａがオンし、そのコレクタ
が％ＬＩＫなる。従って、このような光信号の授受を行
えば、記憶装ｆｌｌＯＯと情報処理装置２００とを電気
的に非接触な状態に保ちながら従来同様に記憶素子４へ
のデータ書込みや記憶素子４からのデータ読み出しが可
能となる。
第２図および第３図は本発明の第２の実施例を示し、１
５は端子Ｅが％’Ｌｌの場合、端子Ａ、Ｈのバイナリ入
力によ９４本の出力端子Ｑｏ＝Ｑ３のうち任意の一本を
選択できるデコーダであシ、端子Ｅが％ＨＩの場合端子
Ｑ０〜Ｑ、は％Ｈ１に設定される。この入出力の関係を
下表に示す。
５は端子Ｅが％’Ｌｌの場合、端子Ａ、Ｈのバイナリ入
力によ９４本の出力端子Ｑｏ＝Ｑ３のうち任意の一本を
選択できるデコーダであシ、端子Ｅが％ＨＩの場合端子
Ｑ０〜Ｑ、は％Ｈ１に設定される。この入出力の関係を
下表に示す。
東はＨまたはＬ
又、フォトトランジスタ１４ｈのコレクタはデコーダ１
５の端子Ａとシフトレジスタ２の端子５ＩＩＣ，フォト
トランジスタ１４ｉのコレクタはデコーダ１５の端子Ｂ
と各シフトレジスタ２，３の端子ＣＬに、フォトトラン
ジスタ１４ｊのコレクタはデコーダ１５の端子ＥＫ夫々
接続される。
５の端子Ａとシフトレジスタ２の端子５ＩＩＣ，フォト
トランジスタ１４ｉのコレクタはデコーダ１５の端子Ｂ
と各シフトレジスタ２，３の端子ＣＬに、フォトトラン
ジスタ１４ｊのコレクタはデコーダ１５の端子ＥＫ夫々
接続される。
デコーダ１５のリード信号を出力する端子Ｑｏは第５図
の端子Ｔ４に相当し、シフトレジスタ２の端子ＯＥ、記
憶素子４の端子ＯＥ、微分回路５のコンデンサ５ａの一
端子およびナントゲート６の一入力端子に接続される。
の端子Ｔ４に相当し、シフトレジスタ２の端子ＯＥ、記
憶素子４の端子ＯＥ、微分回路５のコンデンサ５ａの一
端子およびナントゲート６の一入力端子に接続される。
ライト信号を出力する端子Ｑ１は第５図の端子Ｔ５に相
当し、記憶素子４の端子ＷＥとナントゲート６の他方の
入力端子に接続される。アドレスリセット信号を出力す
る端子Ｑ２は第５図の端子Ｔ６に相当し、インバータ１
６の入力端子に接続され、その出力端子はアドレス設定
器１の端子Ｒ３Ｔに接続される。アドレスインクリメン
ト信号を出力する端子らは第５図の端子ＴｙＫ相当し、
アドレス設定器】の端子ＣＬに接続される。尚、情報処
理装ＷＬ２００には記憶装置１００の各フォトトランジ
スタｘ４ｈ−＞４ｊに夫々対応した発光ダイオード１２
ｈ〜１２ｊが設けられ゛ている。
当し、記憶素子４の端子ＷＥとナントゲート６の他方の
入力端子に接続される。アドレスリセット信号を出力す
る端子Ｑ２は第５図の端子Ｔ６に相当し、インバータ１
６の入力端子に接続され、その出力端子はアドレス設定
器１の端子Ｒ３Ｔに接続される。アドレスインクリメン
ト信号を出力する端子らは第５図の端子ＴｙＫ相当し、
アドレス設定器】の端子ＣＬに接続される。尚、情報処
理装ＷＬ２００には記憶装置１００の各フォトトランジ
スタｘ４ｈ−＞４ｊに夫々対応した発光ダイオード１２
ｈ〜１２ｊが設けられ゛ている。
上記した第２実施例の動作を第３図によって説明する。
第３図において、Ｔｔ ＋ Ａ＋ ｎ ＨＥ Ｉ ＱＯ
〜Ｑ３は同符号の各端子の電圧波形を示す。まず、時刻
ｔ６において、端子Ａ、Ｂから夫々％ＬＩ。
〜Ｑ３は同符号の各端子の電圧波形を示す。まず、時刻
ｔ６において、端子Ａ、Ｂから夫々％ＬＩ。
％ＨＩを入力し、時刻１．で端子Ｅから所定時間１ＬＩ
を入力する。これＫよシ、デコーダ１５の端子Ｑ２が所
定時間１Ｌｌのアドレスリセット信号を出力し、゛アド
レス設定器１がリセットされ、その全端子Ｑｏ＝Ｑｘｏ
Ｋ％Ｌｌが設定される。次に、時刻ｔ２から端子Ａ、Ｂ
よシ夫々データ信号およびクロック信号を入力し、その
後端子Ａ、Ｂを夫々％ＨＩ１％ＬＩに設定し、時刻ｔ３
において端子Ｅから所定時間％Ｌ１を入力する。これに
ょシ、デコーダ１５の端子Ｑｓが所定時１Ｓ８１％ＬＩ
のライト信号を出力し、記憶素子４にデータが書き込ま
れる。
を入力する。これＫよシ、デコーダ１５の端子Ｑ２が所
定時間１Ｌｌのアドレスリセット信号を出力し、゛アド
レス設定器１がリセットされ、その全端子Ｑｏ＝Ｑｘｏ
Ｋ％Ｌｌが設定される。次に、時刻ｔ２から端子Ａ、Ｂ
よシ夫々データ信号およびクロック信号を入力し、その
後端子Ａ、Ｂを夫々％ＨＩ１％ＬＩに設定し、時刻ｔ３
において端子Ｅから所定時間％Ｌ１を入力する。これに
ょシ、デコーダ１５の端子Ｑｓが所定時１Ｓ８１％ＬＩ
のライト信号を出力し、記憶素子４にデータが書き込ま
れる。
次に１端子Ａ、Ｂを共に％ＬＩに設定し、時刻ｔ４で端
子Ｅから所定時間％Ｌｌを入力する。これＫよシ、デコ
ーダ１５の端子Ｑｏが所定時間％Ｌｌのリード信号を出
力し、記憶素子４がらデータが読み出され、シフトレジ
スタ３に一時記憶される。
子Ｅから所定時間％Ｌｌを入力する。これＫよシ、デコ
ーダ１５の端子Ｑｏが所定時間％Ｌｌのリード信号を出
力し、記憶素子４がらデータが読み出され、シフトレジ
スタ３に一時記憶される。
その後、端子Ｂからクロック信号を入力し、端子ＴＩか
らこのデータを出力する。次に、時刻ｔ７で端子Ａ、Ｂ
を共に％ＨＩに設定し、時刻ｔｓで端子Ｅから所定時間
＊Ｌｚｔｌ−人力する。これにより、デコーダ９の端子
Ｑ３が所定時間−Ｌｌのアドレスインクリメント信号を
出力し、アドレス設定器】の設定アドレスが更新される
。以後はアドレスを更新するごとにデータを記５！、素
子４に書き込んでゆく。
らこのデータを出力する。次に、時刻ｔ７で端子Ａ、Ｂ
を共に％ＨＩに設定し、時刻ｔｓで端子Ｅから所定時間
＊Ｌｚｔｌ−人力する。これにより、デコーダ９の端子
Ｑ３が所定時間−Ｌｌのアドレスインクリメント信号を
出力し、アドレス設定器】の設定アドレスが更新される
。以後はアドレスを更新するごとにデータを記５！、素
子４に書き込んでゆく。
上記の第２の実施例においては、トランス結合による電
力の伝送および光信号の授受については第１の実施例と
同様の効果を有し、またデコーダ１５を用いることＫよ
シフオドトランジスタを用いた入力回路数を減らすこと
ができるため記憶装置】００と情報処理装置２００との
光結合を行う部分が少なくなり、装置の小形化が達成で
きる。
力の伝送および光信号の授受については第１の実施例と
同様の効果を有し、またデコーダ１５を用いることＫよ
シフオドトランジスタを用いた入力回路数を減らすこと
ができるため記憶装置】００と情報処理装置２００との
光結合を行う部分が少なくなり、装置の小形化が達成で
きる。
第４図は本発明の第３の実施例を示し、１７はバッテリ
９でバックアップできる記憶素子（ＲＡ／ｉ）４を内蔵
したワンテッグマイクロコンピュータ、１′８は撮動子
である。この実施例では１個のフォトトランジスタ１４
ｋによって制御信号とデータ信号を含む光信号を受信し
、マイクロコンピュータ１７４Ｃ入力し、発光ダイオー
ド１２ａはマイクロコンピュータ１７の出力信号に基づ
いて駆動される。マイクロコンピュータ１７に入力され
る信号線は一本であるが、データ信号や各種制御信号を
特別に符号化すればそれらを識別することは容易にでき
る。従って、この実施例ではさらに入力回路を少なくで
き、制御回路や記憶素子４もワンチップのマイクロコン
ピュータ１７で構成できるため、装置を一層小形にする
ことができる。
９でバックアップできる記憶素子（ＲＡ／ｉ）４を内蔵
したワンテッグマイクロコンピュータ、１′８は撮動子
である。この実施例では１個のフォトトランジスタ１４
ｋによって制御信号とデータ信号を含む光信号を受信し
、マイクロコンピュータ１７４Ｃ入力し、発光ダイオー
ド１２ａはマイクロコンピュータ１７の出力信号に基づ
いて駆動される。マイクロコンピュータ１７に入力され
る信号線は一本であるが、データ信号や各種制御信号を
特別に符号化すればそれらを識別することは容易にでき
る。従って、この実施例ではさらに入力回路を少なくで
き、制御回路や記憶素子４もワンチップのマイクロコン
ピュータ１７で構成できるため、装置を一層小形にする
ことができる。
尚、上記各実施例では記憶素子４として、情報処理装置
２００から給電されない場合にもバッテリ９でバックア
ップされるＲＡＭｔｌ−用いたが、これに限らず例えば
不揮発性のＲＡＭを用いても良い。
２００から給電されない場合にもバッテリ９でバックア
ップされるＲＡＭｔｌ−用いたが、これに限らず例えば
不揮発性のＲＡＭを用いても良い。
以上のように本発明においては、外部の給電装置と組み
合わされることＫよシ磁気回路が構成されてトランス結
合を行い、給電装置から供給される交流電力を直流電力
に変換する電源回路と、光信号から成るデータ信号と制
御信号とを受光素子によって入力し、電気信号に変換す
る入力回路と、データ信号を制御信号によって記憶素子
に１゜き込むとともにこの誉き込まれたデータを制御信
号によって読み出す制御回路と、読み出されたデータ信
号を発光素子によって光信号に変換して出力する出力回
路を備えておシ、外部の装置と電気的に非接触な状態で
電力の受給と信号の授受を行うことができる。従って、
本発明の記憶装置を外部装置に頻繁に着脱しても端子の
耐久性と信頼性に問題を生じることはない。
合わされることＫよシ磁気回路が構成されてトランス結
合を行い、給電装置から供給される交流電力を直流電力
に変換する電源回路と、光信号から成るデータ信号と制
御信号とを受光素子によって入力し、電気信号に変換す
る入力回路と、データ信号を制御信号によって記憶素子
に１゜き込むとともにこの誉き込まれたデータを制御信
号によって読み出す制御回路と、読み出されたデータ信
号を発光素子によって光信号に変換して出力する出力回
路を備えておシ、外部の装置と電気的に非接触な状態で
電力の受給と信号の授受を行うことができる。従って、
本発明の記憶装置を外部装置に頻繁に着脱しても端子の
耐久性と信頼性に問題を生じることはない。
第１図は本発明装置の第１実施例における回路図、第２
図および第３図は夫々本発明装置の第２実施例における
回路図およびタイムチャート、第４図は本発明装置の第
３実施例における概略回路図、第５図および第６図は夫
々従来装置の回路図およびタイムチャートである。 １・・・アドレス設定器、２・・・第１シフトレジスタ
、３・・・第２シフトレジスタ、４・・・記憶素子、１
０ａ。 １１ａ・−コア、１０ｂ、ｌｌｂ・ ：ｌ；ｌイル、］
Ｏｃ・・・励磁回路、１１ｃ・・・直流変換回路、１２
ａ〜１２ｋ・・・発光ダイオード、１４ａ〜１４ｋ・・
・フォトトランジスタ、１５・・・デコーダ、１７・・
・マイクロコンピュータ。 尚、図中同一符号は同−又は相当部分を示す。
図および第３図は夫々本発明装置の第２実施例における
回路図およびタイムチャート、第４図は本発明装置の第
３実施例における概略回路図、第５図および第６図は夫
々従来装置の回路図およびタイムチャートである。 １・・・アドレス設定器、２・・・第１シフトレジスタ
、３・・・第２シフトレジスタ、４・・・記憶素子、１
０ａ。 １１ａ・−コア、１０ｂ、ｌｌｂ・ ：ｌ；ｌイル、］
Ｏｃ・・・励磁回路、１１ｃ・・・直流変換回路、１２
ａ〜１２ｋ・・・発光ダイオード、１４ａ〜１４ｋ・・
・フォトトランジスタ、１５・・・デコーダ、１７・・
・マイクロコンピュータ。 尚、図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）外部の給電装置と組み合わされることにより磁気
回路が構成されてトランス結合を行い、この給電装置か
ら供給される交流電力を直流電力に変換する電源回路と
、光信号から成るデータ信号と制御信号とを受光素子に
よつて入力し、電気信号に変換する入力回路と、データ
信号を制御信号によつて記憶素子に書き込むとともに記
憶素子が記憶しているデータを制御信号によつて読み出
す制御回路と、記憶素子から読み出されたデータ信号を
発光素子によつて光信号に変換して出力する出力回路を
備えたことを特徴とする記憶装置。 - （２）前記受光素子は第１、第２および第３の受光素子
から成り、前記制御回路は前記電気信号の組み合せを解
読してリード信号、ライト信号、アドレスリセット信号
およびアドレスインクリメント信号を出力するデコーダ
と、アドレスリセット信号によつて初期値に設定される
とともにアドレスインクリメント信号の入力ごとにアド
レスを１番地づつ更新しながら設定しその信号を出力す
るアドレス設定器と、第１および第２の受光素子の一方
の受光素子からシリアルに入力されるデータ信号を他方
の受光素子から入力されるクロック信号に同期して読み
込み一時記憶する第１シフトレジスタと、アドレス設定
器によつて指定されたアドレスに第１シフトレジスタで
一時記憶したデータをライト信号によって記憶素子にパ
ラレルに書込むとともにアドレス設定器によつて指定さ
れたアドレスに記憶している記憶素子のデータをリード
信号によつてパラレルに読み出す回路と、記憶素子から
読み出されたデータ信号を一時記憶し、第１および第２
の受光素子の一方の受光素子から入力されるクロック信
号に同期してこのデータ信号をシリアルに出力する第２
のシフトレジスタから構成し、この第２のシフトレジス
タからのデータ信号を出力回路によつて光信号に変換す
るようにしたことを特徴とする特許請求の範囲第１項記
載の記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176448A JPS6154094A (ja) | 1984-08-23 | 1984-08-23 | 記憶装置 |
| DE19853530217 DE3530217A1 (de) | 1984-08-23 | 1985-08-23 | Speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176448A JPS6154094A (ja) | 1984-08-23 | 1984-08-23 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154094A true JPS6154094A (ja) | 1986-03-18 |
Family
ID=16013880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176448A Pending JPS6154094A (ja) | 1984-08-23 | 1984-08-23 | 記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6154094A (ja) |
| DE (1) | DE3530217A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3733012A1 (de) * | 1987-09-30 | 1989-04-13 | Thomson Brandt Gmbh | Speicheranordnung |
| US5229652A (en) * | 1992-04-20 | 1993-07-20 | Hough Wayne E | Non-contact data and power connector for computer based modules |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3125783C2 (de) * | 1981-06-30 | 1984-07-19 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung für logische Verknüpfungsglieder eines ternären Zahlensystems |
-
1984
- 1984-08-23 JP JP59176448A patent/JPS6154094A/ja active Pending
-
1985
- 1985-08-23 DE DE19853530217 patent/DE3530217A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE3530217A1 (de) | 1986-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0592224B1 (en) | Bidirectional communication system with dual resonant antenna circuit for RF tags | |
| US4829166A (en) | Computerized data-bearing card and reader/writer therefor | |
| KR101753233B1 (ko) | Rfid 카드 학습 장치 및 그 동작 방법 | |
| JPH0561596B2 (ja) | ||
| IL91439A (en) | System for measuring and recording a utility consumption | |
| JPS60134543A (ja) | 非接触型デ−タ転送方式 | |
| EP0492482B1 (en) | Non contact type IC-card | |
| IE55512B1 (en) | Storing data relating to television viewing | |
| GB2075732A (en) | Solid state on-person data carrier and associated data processing system | |
| JP2621414B2 (ja) | コードレスキーボードを有する情報処理装置 | |
| JPS62119696A (ja) | メモリパツケ−ジユニツト | |
| JPS6154094A (ja) | 記憶装置 | |
| US4118791A (en) | Multi-level encoding system | |
| CN108319879A (zh) | 一种基于i2c协议的可视卡及其信息显示方法 | |
| JP3217224B2 (ja) | レベル変換回路 | |
| CN110120805B (zh) | 逻辑功能块、逻辑电路、集成电路及电子装置 | |
| CN218768080U (zh) | 一种rc控制上电时序供电电路 | |
| JPS61241887A (ja) | メモリカ−ド | |
| JPS62147599A (ja) | 空間送受信型検針器 | |
| CN217880299U (zh) | 控制pcie独立网卡复位的电路 | |
| JPS6359735A (ja) | 非接触充電・アクセス可搬形電子機器 | |
| US3360732A (en) | Gated circuit for producing oscillatory waveform across capacitor having twice the preselected gating frequency | |
| JPS63182796A (ja) | Ｉｃ搭載光カ−ドのインタ−フエ−ス | |
| KR920009664B1 (ko) | 단일 lcd 콘트롤러에 의한 복수의 lcd 구동회로 및 방법 | |
| CN100397057C (zh) | 射频温度感应器及其温度校正方法 |