JPS6152767A - Analysis data processing system - Google Patents
Analysis data processing systemInfo
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- JPS6152767A JPS6152767A JP59174509A JP17450984A JPS6152767A JP S6152767 A JPS6152767 A JP S6152767A JP 59174509 A JP59174509 A JP 59174509A JP 17450984 A JP17450984 A JP 17450984A JP S6152767 A JPS6152767 A JP S6152767A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、それぞれが異なる所定の処理ａ能を有する複
数のマイクロプロセッサにより構成する分相デーク処理
ノステムに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a split-phase data processing system comprising a plurality of microprocessors, each of which has a different predetermined processing capability.
第１図は従来の分析データ処理システムの構成例を説明
する図、第２図は分析データの処理の例を説明する図で
ある。FIG. 1 is a diagram for explaining an example of the configuration of a conventional analytical data processing system, and FIG. 2 is a diagram for explaining an example of processing of analytical data.
第１図において、１ないし４はマイクロプロセッサ、５
はＩ１０装置、６ないし８はＲＡＭをそれぞれ示してい
る。マイクロプロセッサｌないし４は、それぞれが分析
データを処理するために異なる所定の処理ｉ能を有する
ものであり、ＲＡＭ６ないし８は、Ｆ Ｉ Ｆ ０（Ｆ
ｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ；先入れ先出し
）のメモリである。In FIG. 1, 1 to 4 are microprocessors, 5
11 indicates the I10 device, and 6 to 8 indicate the RAM, respectively. The microprocessors 1 to 4 each have a different predetermined processing capacity for processing analysis data, and the RAMs 6 to 8 have F I F 0 (F
This is a first-in first-out memory.
従来の分析データ処理システムでは、第１図図示の如く
、マイクロプロセッサｌないし４とＲＡＭ６ないし８と
を直列に接続した多重マイクロプロセッサ（ＭｕｌＬｉ
ｐ Ｐ ｕ ）の手法が用いられている。このシステ
ムを例えば質量分析装置の分析データの処理に利用する
場合、それぞれのマイクロプロセッサｌないし４には、
マス・スペクトル・ピークのスレッンヨルド・レベル以
下の信号のカット（第２図ｆａ＋図示）、ピーク分ν１
１（の検出、ピークの面積計算（第２図（ｂ１図示）、
ピーク点（重心点）の計１７９等の異なる処理機１１ヒ
が与えられる。そして、例えば質量分析装置（図示省略
）に接続されたＩ ／ Ｏ！Ａ装置から分析データが取
り込まね、ると、まず、分析データについて順にマイク
ロプロセッサｌで所定の処１〒がｉｊわれ、その処理デ
ータがＲＡＭ６に（δ納されてゆく。処理データがＲＡ
Ｍ６に格納されると、次はその格納された順に従ってマ
イクロプロセッサ２に取り込まれて次の処理が行われ、
同様にその処理データがＲＡＭ７に格納されてゆく。こ
のようにして最後のマイクロプロセッサ４まで処理が行
われると、そのデータは処理済のデータとして出力され
る。そしてその処理済のデータについては例えば、表示
出力されたり、ファイルに格納されたり、次の処理ステ
ップへ送られたり、その他の処理が行われる。In a conventional analytical data processing system, as shown in FIG.
p P u ) method is used. When this system is used, for example, to process analysis data from a mass spectrometer, each microprocessor 1 to 4 includes:
Cutting of the signal below the Threnjord level of the mass spectrum peak (fa + shown in Figure 2), peak minute ν1
1 (detection, peak area calculation (Figure 2 (b1 diagram)),
A total of 179 different processors 11 are given peak points (centroid points). And, for example, an I/O! connected to a mass spectrometer (not shown)! When analysis data is not taken in from device A, the analysis data is sequentially processed in a predetermined manner by the microprocessor l, and the processed data is stored in the RAM 6 (δ).
Once stored in M6, they are then taken into the microprocessor 2 in the order in which they were stored, and the next processing is performed.
Similarly, the processed data is stored in the RAM 7. When processing is performed up to the last microprocessor 4 in this manner, the data is output as processed data. The processed data is then displayed, stored in a file, sent to the next processing step, or otherwise processed.
しかし、従来の分析データ処理システムでは、上述の如
くマイクロプロセッサが直列に１イ抗されているため、
１台のマイクロプロセッサがダウンすると、システム金
体に影響を及ぼし、また、成るマイクｕ ７’ ｔ、＋
セッサの処Ｉ！１！！能を使用しない場合であっても、
データの流れとしては全てのマイクロプロセフナを通ず
ような構成になっているため、処理時間は短くならず、
システム金体の高速化にも対応できない、という問題が
あった。本発明は、かかる考察に基づくものであって、
システム金体の高速化が可能な分析データ処理システム
を提供することを目的とするものである。However, in conventional analytical data processing systems, as mentioned above, one microprocessor is connected in series.
If one microprocessor goes down, it will affect the system hardware and also make the microphone u 7' t,+
Sessa's place I! 1! ! Even if you do not use the ability,
Since the data flow is structured so that it passes through all microprocessors, processing time is not shortened.
There was a problem that the system could not cope with the increase in speed of the metal body. The present invention is based on such consideration,
The purpose of this invention is to provide an analytical data processing system that can speed up system processing.
そのため本発明の分析データ処理システムは、それぞれ
が異なる所定の処理機能を有する複数のマイクロプロセ
ッサにより構成する分析データ処理システムであって、
複数のマイクロプロセッサと複数の記憶装置とを直列に
接続するとともに各マイクロプロセッサのバスと分析デ
ータを取り込む入出力装置との間にバス・スイッチを接
続することにより、各マイクロプロセフすのバスを１４
固の入出力装置に解放し得るように構成したことを特徴
とするものである。
！〔作用〕
複数のマイクロプロセッサは例えばそれぞれにマス・ス
ペクトル・ピークのスレノソヨルド・レベル以上の（８
号のカット、ピーク分離の検出、面積計算、ボジンヨン
の検出等のそれぞれ界なる処理機能がモジュール化され
ジョブが実行されるものである。そして、処理の目的に
応してバス・スイッチを制御すると、入出力装置に解放
「るマイクロプロセッサのバスが選択される。これによ
り入出力装置とバス スイッチによって選択されたマイ
クロプロセ／すとは、他のマイクロプロセッサや記憶装
置を経由することなく直結され、そのマイクロプロセッ
サによる所定の処理が直らに実行される。また、処理を
行う必要のないマイクロプロセッサが中間にある場合に
は、バス・スイッチによりそのマイクロプロセッサをバ
イパスする回路が形成され一ζ、データが次の処理を実
行するマイクロプロセッサに直接流れ、所定の処理が実
行される。Therefore, the analytical data processing system of the present invention is an analytical data processing system constituted by a plurality of microprocessors, each having a different predetermined processing function,
By connecting multiple microprocessors and multiple storage devices in series and connecting a bus switch between each microprocessor's bus and an input/output device that captures analysis data, each microprocessor's bus can be controlled. 14
This feature is characterized in that it is configured so that it can be released to a fixed input/output device.
! [Function] For example, the plurality of microprocessors each have a mass spectral peak of the Threnosoyord level or higher (8
Jobs are executed by modularizing various processing functions such as number cutting, peak separation detection, area calculation, and peak detection. Then, by controlling the bus switch according to the purpose of processing, the microprocessor bus that will be released to the input/output device is selected. , are directly connected without going through other microprocessors or storage devices, and predetermined processing by that microprocessor is executed immediately.Furthermore, if there is a microprocessor in the middle that does not need to perform processing, the bus The switch forms a circuit that bypasses the microprocessor, and the data flows directly to the microprocessor that executes the next process, thereby executing the predetermined process.
以下、実施例を図面を参照しつつ説明する。 Examples will be described below with reference to the drawings.
第３図は不発１９１の１実施例システム構成を示す図、
第４図はバス・スイッチの１構成例を説明する図である
０図において、■ないし８は第１図に対応するものを示
し、ＢＳ＋ ないしＢＳ、はバス・スイッチ、ＳＷはゲ
ート・スイッチをそれぞれ示している。FIG. 3 is a diagram showing the system configuration of one embodiment of misfire 191,
FIG. 4 is a diagram for explaining one configuration example of a bus switch. In FIG. 0, ■ to 8 correspond to those in FIG. are shown respectively.
第３図において、マイクロプロセッサ１ないし４とＲＡ
Ｍ６ないし８とは、従来と同様にそれぞれが直列に接続
される。そして＋ｙｏＨｒＢｓと各マイクロプロセッサ
ｌないし４との間にはバス・スイッチＢＳ、ないしＢＳ
、が接続され、各マイクロプロセッサ１ないし４のバス
が１個のＩ１０装置に解放し得るように構成されている
。従って、各マイクロプロセッサ１ないし４は、それぞ
れがＩ１０装置５から分析データを取り込むことができ
る。In FIG. 3, microprocessors 1 to 4 and RA
M6 to M8 are each connected in series as in the conventional case. And between +yoHrBs and each microprocessor 1 to 4 is a bus switch BS or BS.
, are connected so that the bus of each microprocessor 1 to 4 can be opened to one I10 device. Accordingly, each microprocessor 1 to 4 can each receive analysis data from the I10 device 5.
動作の例として、マス・スペクトル・ピークのうちスレ
ッショルド・レベル以上の１３号のみのデータをマイク
ロプロセッサ４に取り込みたい場合について説明すると
、この場合には、バス・スイノチＢＳ４のみをＡンにし
、Ｉ１０′Ａ置５をマイクしＩプＩＪセノナ４に直結′
Ｊる。その結果ｌ ／ ０４Ａ置５−・マイクロプロセ
ノ４Ｊ４の如きデータの’ｔＱれにより、マイクロプロ
セッサｌないし３及びＲＡＭ６ないし８を通すごとなく
バイパスしてデータがマイクロプロセッサ４に取り込ま
れ処理されるので、１１０装ｊ７．５−マイクロプロセ
ッサ１−１−１７Ａ→マイクロプロセツサ２→ＲＡＭ７
→マイクロプロセノ＋ ３− ＲＡ Ｍ ８−マイクロ
プロセノ（）４の如き征来のデータの流れよりは大幅に
短４１′６され高速化される。また、中間の例えばマイ
クロプロセッサ２による処理を行わないような場合には
、バス・スイッチＢＳ２とＢＳＩをオンにすることによ
り、ＲＡＭ６に格納されたデータはＲＡＭ６−マイクロ
ブ１コセッサ２→ＲＡＭ７→マイクロプロセッサ３のル
ートを通ずことなく直接マイクロプロセッサ３で取り込
むことができる。さらには、質量分析装置からのステー
タス信号のビット インの処理も、Ｉ１０装置５をビ
ット・イノとし、バス・スイッチＢＳ、をオンにしてマ
イクロプロセノ（）４と直結にすることによって実現で
きる。例えば、ｒｎ量分）バ装置からのステータス信号
として装置のＪＴ空系のＨｌ“ｌ動作によるイマージＬ
ンソイ信号がある。この信号が発生した場合、マス ス
ペクトル信号は信（・ｍ性のないデータとしてマイクロ
プロセッサ４が検知し、データの取り込みを中止する。As an example of operation, we will explain the case where it is desired to input into the microprocessor 4 the data of only No. 13 of the mass spectrum peaks that are above the threshold level. In this case, only the bus Suinochi BS4 is set to A, and the I10 'Mic A position 5 and connect directly to I/J Senona 4'
Jru. As a result, due to the loss of data such as the microprocessor 4J4, the data bypasses the microprocessor 1 to 3 and the RAM 6 to 8, and is taken in and processed by the microprocessor 4. , 110 device j7.5-Microprocessor 1-1-17A→Microprocessor 2→RAM7
→Microproceno+ 3-RAM 8-Microproceno()4 This data flow is much shorter and faster than conventional data flows such as 41'6. In addition, when processing is not performed by the intermediate processor 2, for example, by turning on the bus switches BS2 and BSI, the data stored in the RAM 6 is transferred from the RAM 6 to the microprocessor 2 to the microprocessor 2 to the RAM 7 to the microprocessor. The data can be directly imported into the microprocessor 3 without going through route 3. Furthermore, bit-in processing of the status signal from the mass spectrometer can also be realized by making the I10 device 5 a bit-inno, turning on the bus switch BS, and directly connecting it to the microprocessor () 4. For example, as a status signal from the bar device (for example, rn amount), the image L by the H1 operation of the JT sky system of the device
There is a traffic light. When this signal occurs, the microprocessor 4 detects the mass spectrum signal as unreliable data and stops data acquisition.
このようにして本発明によればステータス信号をより高
速に検知でき、次に採用すべき処置を早めに実施するこ
とができる。In this manner, according to the present invention, the status signal can be detected faster, and the next action to be taken can be taken earlier.
なお、バス・スイッチＢＳＩないしＢＳ、は３ステート
・ゲートＩＣを使用することができ、第３図図示のＩ
／ ＯｊＪｒａ５とマイクロプロセッサ１を接続する回
路部分にバス・スイッチＢＳ、として３ステート・ゲー
トＩＣを使用した例を示したのが第４図である。Note that a 3-state gate IC can be used for the bus switch BSI or BS, and the I
FIG. 4 shows an example in which a 3-state gate IC is used as a bus switch BS in a circuit connecting the OjJra 5 and the microprocessor 1.
以上の説明から明らかなように、本発明によれば、それ
ぞれのマイクロプロセッサのバス・ラインをＩ１０装置
に解放し得るようにバス・スイ７
髪チを設けたので、目的に応して使用しないマイ
クロプロセッサをバイパスさせてジョブをより、Ｙ′＋
ｉ速に実行することができ、システム全体の高速化を図
ることができる。また、もしマイクロプロセッサの１台
がダウンした場合であっても、そのダウンしたマイクロ
プロセッサ以降のものを使用してジョブを実行すること
ができるので、１台のマイクロプロセッサがダウンした
ためにシステム全体がダウンするというような事態も回
避することができる。As is clear from the above description, according to the present invention, the bus switch 7 is configured to release the bus line of each microprocessor to the I10 device.
Since a hair check is provided, the job can be improved by bypassing the microprocessor that is not used depending on the purpose, and Y'+
It can be executed at i speed, and the speed of the entire system can be increased. Also, even if one microprocessor goes down, jobs can be executed using the next microprocessor, so if one microprocessor goes down, the entire system It is also possible to avoid a situation where the system goes down.
第１図は往来の分析データ処理ンステｌ、のＢ、；成例
を説明する図、第２図は分析データの処理の例を説明す
る図、第３図は本発明の１実施例〉ステム構成を示す図
、第４図はバス・スイッチの１構成例を説明する図であ
る。
１ないし４・・・マイクロプロセッサ、５・ Ｉ１０装
置、６ないし８・・・ＲＡＭ、ＢＳｌないし１ｌｓ４
・・バス・スイッチ、Ｓ１１・・・ゲート・スイッチ
。
特許出願人 日本電子株式会社
代理人弁理士 阿 部 龍 吉
プ １ 図
一′ｆ ′ｌ閏
（４） （ト）７３ 閏Fig. 1 is a diagram illustrating an example of the conventional analytical data processing system, Fig. 2 is a diagram illustrating an example of processing of analytical data, and Fig. 3 is an embodiment of the present invention. FIG. 4 is a diagram illustrating one configuration example of a bus switch. 1 to 4... Microprocessor, 5. I10 device, 6 to 8... RAM, BS1 to 1ls4
...Bus switch, S11...Gate switch. Patent applicant: JEOL Co., Ltd. Representative Patent Attorney Yoshipu Abe Ryu 1 Figure 1'f'l Leap (4) (G) 73 Lean
Claims (1)
ロプロセッサにより構成する分析データ処理システムで
あって、複数のマイクロプロセッサと複数の記憶装置と
を直列に接続するとともに各マイクロプロセッサのバス
と分析データを取り込む入出力装置との間にバス・スイ
ッチを接続することにより、各マイクロプロセッサのバ
スを１個の入出力装置に解放し得るように構成したこと
を特徴とする分析データ処理システム。An analytical data processing system consisting of a plurality of microprocessors, each having a different predetermined processing function, in which the plurality of microprocessors and a plurality of storage devices are connected in series, and each microprocessor's bus and analysis data are taken in. 1. An analytical data processing system characterized in that the bus of each microprocessor can be released to one input/output device by connecting a bus switch between the input/output device and the input/output device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174509A JPS6152767A (en) | 1984-08-22 | 1984-08-22 | Analysis data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174509A JPS6152767A (en) | 1984-08-22 | 1984-08-22 | Analysis data processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152767A true JPS6152767A (en) | 1986-03-15 |
Family
ID=15979746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174509A Pending JPS6152767A (en) | 1984-08-22 | 1984-08-22 | Analysis data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152767A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0844674A (en) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | Processor |
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
-
1984
- 1984-08-22 JP JP59174509A patent/JPS6152767A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
| US6379998B1 (en) | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| JPH0844674A (en) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | Processor |
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