JPS6152473B2 - - Google Patents
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- JPS6152473B2 JPS6152473B2 JP55035240A JP3524080A JPS6152473B2 JP S6152473 B2 JPS6152473 B2 JP S6152473B2 JP 55035240 A JP55035240 A JP 55035240A JP 3524080 A JP3524080 A JP 3524080A JP S6152473 B2 JPS6152473 B2 JP S6152473B2
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- 238000000034 method Methods 0.000 description 8
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- 230000000694 effects Effects 0.000 description 1
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明は記憶部に記憶された１，０の内容を連
続的に読み出し、擬似電圧波形として再生するデ
イジタルデータ表示装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital data display device that continuously reads out the contents of 1 and 0 stored in a storage section and reproduces them as a pseudo voltage waveform.
従来のこの種の装置において記憶部に記憶され
た１，０の内容を連続的に読み出し、擬似電圧波
形としてブラウン管等の表示装置に表示させる最
も一般的な方法は、記憶部の読み出し一周期に相
当する鋸歯状波電圧をＸ軸に、記憶部の出力をＹ
軸とするＸ―Ｙ表示方式である。 In conventional devices of this kind, the most common method is to continuously read out the contents of 1 and 0 stored in the memory and display them on a display device such as a cathode ray tube as a pseudo voltage waveform. The corresponding sawtooth wave voltage is on the X axis, and the output of the storage section is on the Y axis.
This is an XY display method using an axis.
今第１図にＸ―Ｙ方式における例として、
256bits×8bitsのメモリ３に記憶された１，０の
内容をアドレスカウンタ１によつて順次読み出
し、さらにアドレスカウンタ１のキヤリー出力
C0を８進カウンタ２によりカウントし、この８
進カウンタ２の出力CSo，CS1，CS2を1of8のデ
ータセレクタ４に送り、メモリ３の出力01〜08を
順次切換えて、メモリ３の出力01〜08のそれぞれ
について、アドレス０〜255番地までを順次読み
出す装置を考えてみる。 Figure 1 shows an example of the XY method.
The contents of 1 and 0 stored in the 256bits x 8bits memory 3 are read out sequentially by the address counter 1, and the carry output of the address counter 1 is
C 0 is counted by octal counter 2, and this 8
Send the outputs CSo, CS 1 , and CS 2 of the decimal counter 2 to the data selector 4 of 1of8, and sequentially switch the outputs 01 to 08 of the memory 3 to addresses 0 to 255 for each of the outputs 01 to 08 of the memory 3. Let's consider a device that reads out sequentially.
ここでＸ軸の鋸歯状波電圧発生器のリセツト信
号にはアドレスカウンタ１のキヤリー出力C0を
使用する。従つて、鋸歯状波電圧は、アドレスカ
ウンタ１の内容が０の時基準電圧となり、255の
時最高の電圧となりそれぞれを繰り返す。 Here, the carry output C0 of the address counter 1 is used as the reset signal for the sawtooth wave voltage generator on the X axis. Therefore, the sawtooth wave voltage becomes the reference voltage when the content of the address counter 1 is 0, becomes the highest voltage when the content of the address counter 1 is 255, and repeats each.
一方Ｙ軸はメモリ３の出力01〜08がそれぞれ重
なり合わないように表示するためのステツプ電圧
を発生させるために８進カウンタ２の出力CS2〜
CS0をＹ軸発生器（例えばＤ／Ａ変換器）のそれ
ぞれMSBより順次送られる。従つてＹ軸発生器
の出力は第２図ロに示されるような階段波となり
01〜08で一周する。 On the other hand, the Y-axis is the output CS 2 ~ of the octal counter 2 in order to generate step voltages for displaying the outputs 01 ~ 08 of the memory 3 so that they do not overlap.
CS 0 is sequentially sent from each MSB of a Y-axis generator (for example, a D/A converter). Therefore, the output of the Y-axis generator becomes a staircase wave as shown in Figure 2 (b).
It goes around from 01 to 08.
さらにメモリ３の出力01〜08はデータセレクタ
４により01〜08まで順次切換えられて、出力信号
OUTとなり01の０番地より255番地、02の０番地
より255番地、以下08の０番地より255番地まで連
続した１，０の信号として読み出される。さらに
OUTなる信号はＹ軸発生器のLSBに供給され
る。従つて例えば第２図における01のＸ部を拡大
すればX′に示すような信号となる。すなわち、
X′に示すLOWレベルが記憶内容の０でHIGHレ
ベルが記憶内容の１ということになる。実際にブ
ラウン管上に表示される波形の例を第３図に示
す。 Furthermore, the outputs 01 to 08 of the memory 3 are sequentially switched from 01 to 08 by the data selector 4, and the output signal
It becomes OUT and is read out as a continuous 1, 0 signal from address 0 of 01 to address 255, from address 0 of 02 to address 255, and thereafter from address 0 to address 255 of 08. moreover
The signal OUT is fed to the LSB of the Y-axis generator. Therefore, for example, if the X part of 01 in FIG. 2 is enlarged, the signal will be as shown by X'. That is,
The LOW level indicated by X' corresponds to the stored content of 0, and the HIGH level corresponds to the stored content of 1. FIG. 3 shows an example of a waveform actually displayed on a cathode ray tube.
しかしながら上述したＸ―Ｙ表示方式において
は、第３図により明らかなように記憶部の出力が
０から１へ、あるいは１から０へステツプ状に変
化するため波形として表示した場合に、その立上
り、立下り部分が表示されないことになる。従つ
て立上り、立下り部分を表示するためにはＹ軸信
号の立上り、立下り時間を大きくする必要がある
が、記憶部に記憶された内容は最高１ビツト毎に
０，１，０と変化することが考えられ、解像度の
点で不適当であることが明らかである。この立上
り、立下り部分が表示されないということは、第
３図より明らかなようにチヤンネル間の区別、
HIGH，LOWの区別がつきにくい欠点を有してい
る。 However, in the above-mentioned XY display method, as is clear from FIG. The falling part will not be displayed. Therefore, in order to display the rising and falling portions, it is necessary to increase the rising and falling times of the Y-axis signal, but the content stored in the storage unit changes from 0, 1, 0 for each bit at most. It is clear that this is inappropriate in terms of resolution. As is clear from Figure 3, the fact that these rising and falling parts are not displayed means that there is no distinction between channels.
It has the disadvantage that it is difficult to distinguish between HIGH and LOW.
この欠点を除くためにはラスタスキヤン方式が
有効である。例えば、HIGH，LOWの一連のデー
タを表示するのに、９本のラスタを操作し、第１
ラインと第９ラインをブランクとし、第２ライン
から第８ラインをデータ表示に使うものとすれ
ば、第２ラインが記憶部に記憶された内容の１の
部分の表示に使用し、第８ラインが０の部分の表
示に使用する。さらに第３ラインから第７ライン
が０から１または、１から０への立上り、立下り
の部分に使用する。その表示例を第４図に示す。 A raster scan method is effective in eliminating this drawback. For example, to display a series of HIGH and LOW data, you need to operate nine rasters and
If the line and the 9th line are blank and the 2nd to 8th lines are used to display data, the 2nd line is used to display part 1 of the content stored in the storage unit, and the 8th line is Used to display the part where is 0. Further, the third line to the seventh line are used for the rising and falling portions from 0 to 1 or from 1 to 0. An example of the display is shown in FIG.
従つて、Ｘ―Ｙ表示の場合に１ビツトでデータ
が表現できたものがラスタスキヤン方式では７ビ
ツトでデータを表現することにある。つまり記憶
部の記憶容量が７倍必要になる。さらに、立上
り、立下り部分を表現するために前後の記憶内容
を比較し、変化があつた場合に、第３ラインから
第７ラインに相当する記憶部にデータを記憶する
必要がある。つまり、ｍ番地のデータの状態（０
か１）とｍ＋１番地のデータの状態（０か１）を
比較し、一致しなかつた場合に第３ラインから第
７ラインのｍ＋１番地にデータを記憶する必要が
ある。また、第４図のＫ−１，Ｋ，Ｋ＋１番地に
示すようにデータの変化が１ビツトの場合はＫ−
１，Ｋ，Ｋ＋１の第２ラインから第８ラインまで
すべてが光つてしまい、実際のデータがHIGHか
LOWかの区別がつかなくなつてしまうことにな
る。 Therefore, data that can be expressed with 1 bit in the case of XY display is expressed with 7 bits in the raster scan system. In other words, the storage capacity of the storage unit is required to be seven times larger. Furthermore, in order to express the rising and falling portions, it is necessary to compare the stored contents before and after, and if there is a change, store the data in the storage section corresponding to the third line to the seventh line. In other words, the state of data at address m (0
(1) and the state of the data at address m+1 (0 or 1), and if they do not match, it is necessary to store the data at address m+1 on the third to seventh lines. Also, as shown at addresses K-1, K, and K+1 in Figure 4, if the change in data is 1 bit, then K-
Everything from the 2nd line to the 8th line of 1, K, K+1 lights up, and the actual data is HIGH.
It becomes difficult to distinguish between LOW and LOW.
以上のように、Ｘ―Ｙ表示方式においてもラス
タスキヤン方式においても、いくつかの欠点を有
している。 As described above, both the XY display method and the raster scan method have several drawbacks.
本発明はこれらの欠点を除去する表示装置を提
供するものである。以下にその実施例とともに説
明する。 The present invention provides a display device that eliminates these drawbacks. This will be explained below along with examples.
第５図において１１は256×8bits構成のメモリ
１４に対応している８ビツトのバイナリイカウン
タで構成されたアドレスカウンタ、１２は９進カ
ウンタでアドレスカウンタ１１のキヤリイ信号
Coをカウントする。つまりラスタ数を計数す
る。またアドレスカウンタ１１の１周期がラスタ
１ラインに相当し、従つてC0は水平軸の同期信
号とすることができる。１３は８進カウンタで、
メモリ１４の出力01〜08をラスタ数９ライン毎に
順次送るための信号CS0，CS1，CS2を発生す
る。つまり９ラインで１チヤンネル分のデータを
表示する例である。従つて８進カウンタ１３は９
進カウンタ１２のキヤリイ信号C1を計数する。
すなわち９進カウンタ１２の１周期で１チヤンネ
ル分のデータを表示する。１５は1of8のデータセ
レクタで、８進カウンタ１３の内容に従つてメモ
リ１４の出力01〜08をそれぞれ選択する。例えば
８進カウンタ１３の内容が０の場合には01が選択
され、１の場合には02が選択される。１６は
4line to10のライン検出器で、ＡはNo.２のラスタ
を操作している時のみHIGHになる。ＢはNo.３〜
No.７のラスタを操作している時HIGHになり、Ｃ
はNo.８のラスタを操作している時のみHIGHにな
る。 In FIG. 5, numeral 11 is an address counter consisting of an 8-bit binary counter corresponding to the memory 14 with a 256 x 8 bits configuration, and 12 is a 9-ary counter, which is the carry signal of the address counter 11.
Count Co. In other words, count the number of rasters. Furthermore, one period of the address counter 11 corresponds to one raster line, and therefore C 0 can be used as a horizontal axis synchronization signal. 13 is an octal counter,
Signals CS 0 , CS 1 , and CS 2 are generated to sequentially send the outputs 01 to 08 of the memory 14 every nine raster lines. In other words, this is an example in which data for one channel is displayed in nine lines. Therefore, the octal counter 13 is 9.
The carry signal C1 of the advance counter 12 is counted.
That is, data for one channel is displayed in one cycle of the 9-ary counter 12. 15 is a 1of8 data selector which selects outputs 01 to 08 of the memory 14 according to the contents of the octal counter 13, respectively. For example, when the content of the octal counter 13 is 0, 01 is selected, and when the content is 1, 02 is selected. 16 is
With a 4line to 10 line detector, A becomes HIGH only when operating the No. 2 raster. B is No.3~
When operating raster No. 7, it becomes HIGH and C
becomes HIGH only when operating the No. 8 raster.
１７は５入力のNOR回路、１８はインバー
タ、１９はクロツク信号CKの正エツジで動作す
るＤ型のフリツプフロツプ、２０はエクスクル―
ブORゲート、２１はANDゲート、２２はORゲ
ートである。また第６図〜第８図はそれぞれ要部
の信号波形を示すタイムチヤートで、第５図に示
した信号と対応する信号に同符号を付している。 17 is a 5-input NOR circuit, 18 is an inverter, 19 is a D-type flip-flop that operates on the positive edge of the clock signal CK, and 20 is an exclusive circuit.
21 is an AND gate, and 22 is an OR gate. Further, FIGS. 6 to 8 are time charts showing signal waveforms of important parts, and signals corresponding to those shown in FIG. 5 are given the same reference numerals.
次にこの実施例の動作について説明する。今、
リセツト信号RESETによりアドレスカウンタ１
１、９進カウンタ１２、８進カウンタ１３はそれ
ぞれ初期状態にリセツトされる。アドレスカウン
タ１１は、０〜255までカウントし、再び０にも
どる。すなわちムモリ１４のアドレス０番地から
255番地まで順次データを読み出すことになる。
アドレスカウンタ１１の最初の１周期期がメモリ
１４の出力01に対するNo.１のラスタとなる。ここ
でNo.１のラスタのラインに対しては、第７図のタ
イムチヤートに示すように、Ａ，Ｂ，Ｃはそれぞ
れLOWであるからＺ outはLOWとなる。 Next, the operation of this embodiment will be explained. now,
Address counter 1 is reset by reset signal RESET.
1, 9-decimal counter 12, and octal-decimal counter 13 are each reset to their initial states. The address counter 11 counts from 0 to 255 and returns to 0 again. In other words, from address 0 of Mumori 14
Data will be read sequentially up to address 255.
The first period of the address counter 11 becomes the No. 1 raster for the output 01 of the memory 14. Here, for the No. 1 raster line, as shown in the time chart of FIG. 7, since A, B, and C are each LOW, Z out becomes LOW.
次のアドレスカウンタ１１の１周期においては
９進カウンタ１２の内容は１となるから第７図に
示すようにＡがHIGHとなる。この時の８進カウ
ンタ１３の内容は０であるからメモリ１４の出力
01〜08はデータセレクタ１５によつて01が選択さ
れておりOUTなる信号としてフリツプフロツプ
１９のＤ入力に供給されている。 In the next cycle of the address counter 11, the content of the 9-ary counter 12 becomes 1, so A becomes HIGH as shown in FIG. Since the content of the octal counter 13 at this time is 0, the output of the memory 14 is
01 to 08 are selected by the data selector 15 and are supplied to the D input of the flip-flop 19 as a signal OUT.
今、第９図に示すようにメモリ１４の出力01の
アドレスｍ−２番地よりｍ＋７番地にデータが記
憶されているならば、Ｑ，Q′の信号はそれぞれ
第９図のＱ，Q′に示す信号となる。 Now, as shown in FIG. 9, if data is stored from address m-2 to address m+7 of output 01 of the memory 14, the signals Q and Q' are respectively Q and Q' in FIG. This is the signal that indicates.
つまり、Ｑの信号はOUTの信号を１ビツトシ
フトされた信号となり、Q′の信号はOUTの信号
が０から１又は１から０に変化する時にHIGHに
なる。さらにQ′なる信号とクロツクCKはゲート
２１ｄでANDがとられ、第８図タイムチヤート
のＤに示す信号を発生する。 In other words, the Q signal is a signal obtained by shifting the OUT signal by one bit, and the Q' signal becomes HIGH when the OUT signal changes from 0 to 1 or from 1 to 0. Furthermore, the signal Q' and the clock CK are ANDed at the gate 21d to generate the signal shown at D in the time chart of FIG.
第８図のタイムチヤートに示した例でNo.２のラ
インにおいては、ＡがHighであるからＥの信号
が選択されてout信号として出力される。従つ
て、クロツクCKのｍ番目のHighの区間よりｍ＋
４番目のHighの区間まで、およびｍ＋５番目の
Highの区間以降がZout信号として出力される。 In the example shown in the time chart of FIG. 8, in line No. 2, since A is High, signal E is selected and output as an out signal. Therefore, m+
up to the 4th High section, and m+5th
The period after the High period is output as the Zout signal.
No.３のラインからNo.７のラインにおいては信号
Ｂにより信号Ｄのみが選択される。つまり、クロ
ツクｍ，ｍ＋４，ｍ＋５のHIGHの部分だけが
Zout信号として出力される。 From line No. 3 to line No. 7, only signal D is selected by signal B. In other words, only the HIGH portions of clocks m, m+4, and m+5
Output as Zout signal.
またNo.８のラインにおいては信号Ｃにより信号
Ｆのみが選択され、ZOUT信号として出力され
る。つまり、クロツクｍ番目のHighの区間ま
で、およびｍ＋４番目のHIGHよりｍ＋５番目の
HIGHの区間までがZOUT出力として出力され
る。 In line No. 8, only signal F is selected by signal C and output as the ZOUT signal. In other words, up to the mth high period of the clock, and from the m+4th high to the m+5th high
Up to the HIGH section is output as ZOUT output.
ここでゲート２０およびゲート２１においてク
ロツクCKとゲートするのは、第８図においてｍ
＋３，ｍ＋４，ｍ＋５番地に示すように状態変化
が１ビツトの間隔で発生するように最悪状態にお
いても、立上り、立下り部分が区別できるように
するためである。すなわちクロツクCKのduty
cycleを変えることによつて立上り、立下り部分
の輝線の幅を変えることができる。 Here, gates 20 and 21 are connected to clock CK by m in FIG.
This is to enable the rising and falling portions to be distinguished even under the worst conditions, such that state changes occur at 1-bit intervals as shown at addresses +3, m+4, and m+5. In other words, the clock CK duty
By changing the cycle, the width of the bright line in the rising and falling parts can be changed.
またメモリ１４の読み出しは、それぞれメモリ
１４出力01〜08のそれぞれに対し、ラスタ数だけ
繰返し読み出されるための従来例のようにメモリ
容量を増加する必要はない。 Further, when reading out the memory 14, there is no need to increase the memory capacity as in the conventional example because each of the outputs 01 to 08 of the memory 14 is read out repeatedly by the number of rasters.
以上の説明から明らかなように本発明の効果は
次のものがある。 As is clear from the above description, the effects of the present invention are as follows.
１ Ｘ―Ｙ表示方式と同様に、必要なデータ数の
みの容量を有するメモリを用いることができ
る。1. Similar to the XY display method, a memory having a capacity only for the required number of data can be used.
２ メモリに記憶された内容を順次読み出した時
に、データの内容が０から１、または１から０
へ変化する立上り、立下り部分が表示できる。2 When the contents stored in memory are sequentially read out, the data contents change from 0 to 1 or from 1 to 0.
You can display the rising and falling parts that change to .
３ 従来のラスタ方式のように変化のあつたビツ
トに対する各ラスタに相当するメモリ番地に変
化の状況を記憶する必要がない。3. Unlike the conventional raster system, there is no need to store the status of the change in the memory address corresponding to each raster for the bit that has changed.
４ 従来のラスタ方式のようにデータが１ビツト
毎に変化する場合でもそれぞれのデータの１，
０が区別できる。4 Even if the data changes bit by bit as in the conventional raster system, the 1,
0 can be distinguished.
第１図は従来のデイジタルデータ表示装置のブ
ロツク図、第２図は要部の信号波形図、第３図お
よび第４図は表示図形を示す図、第５図は本発明
の一実施例によるデイジタルデータ表示装置のブ
ロツク図、第６図〜第８図イはその信号波形図、
第８図ロは表示状態を示す図、第９図は動作状態
を示す図である。
１１……アドレスカウンタ、１２……９進カウ
ンタ、１４……メモリ、１５……データセレク
タ、１９……フリツプフロツプ、２０……エクス
クル―シブORゲート、２１……ANDゲート。
FIG. 1 is a block diagram of a conventional digital data display device, FIG. 2 is a signal waveform diagram of the main part, FIGS. 3 and 4 are diagrams showing display figures, and FIG. 5 is according to an embodiment of the present invention. A block diagram of the digital data display device, FIGS. 6 to 8 A are its signal waveform diagrams,
FIG. 8B is a diagram showing the display state, and FIG. 9 is a diagram showing the operating state. 11...address counter, 12...9-decimal counter, 14...memory, 15...data selector, 19...flip-flop, 20...exclusive OR gate, 21...AND gate.
Claims (1)
記憶回路のアドレスを計数するカウンタと、上記
記憶回路から読み出された信号を、上記カウンタ
の１クロツク分だけ遅延する遅延回路と、この遅
延回路の出力信号と上記記憶回路の出力信号の不
一致部分を検出する区別回路と、この区別回路の
出力信号と上記クロツクの論理積を得る論理積回
路と、上記記憶回路のデイジタル信号が「１」の
場合には上記遅延回路と上記論理積回路の出力信
号の論理和を出力し、このデイジタル信号が
「１」から「０」または「０」から「１」に変化
する場合は上記論理積回路の出力信号を出力し、
このデイジタル信号が「０」の場合に上記遅延回
路の反転出力信号と上記論理積回路の出力信号の
論理和を出力する制御回路と、この制御回路の出
力信号をラスタ方式で表示する表示回路とを備え
たデイジタルデータ表示装置。1. A memory circuit that stores digital signals, a counter that counts the addresses of this memory circuit, a delay circuit that delays the signal read from the memory circuit by one clock of the counter, and an output of this delay circuit. a discrimination circuit for detecting a mismatch between the signal and the output signal of the storage circuit; an AND circuit for obtaining an AND of the output signal of the discrimination circuit and the clock; outputs the logical sum of the output signals of the delay circuit and the AND circuit, and when this digital signal changes from "1" to "0" or from "0" to "1", the output signal of the AND circuit Outputs
a control circuit that outputs the logical sum of the inverted output signal of the delay circuit and the output signal of the AND circuit when the digital signal is "0"; and a display circuit that displays the output signal of the control circuit in a raster format. A digital data display device with
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3524080A JPS56132388A (en) | 1980-03-19 | 1980-03-19 | Digital data display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3524080A JPS56132388A (en) | 1980-03-19 | 1980-03-19 | Digital data display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56132388A JPS56132388A (en) | 1981-10-16 |
| JPS6152473B2 true JPS6152473B2 (en) | 1986-11-13 |
Family
ID=12436311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3524080A Granted JPS56132388A (en) | 1980-03-19 | 1980-03-19 | Digital data display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56132388A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554536A (en) * | 1983-03-23 | 1985-11-19 | Tektronix, Inc. | Logic timing diagram display apparatus |
| US4560981A (en) * | 1983-03-23 | 1985-12-24 | Tektronix, Inc. | Logic waveform display apparatus |
| JPS6064388A (en) * | 1983-09-19 | 1985-04-12 | 安藤電気株式会社 | Graphic pattern generator |
-
1980
- 1980-03-19 JP JP3524080A patent/JPS56132388A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56132388A (en) | 1981-10-16 |
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