JPS6149705B2 - - Google Patents
Info
- Publication number
- JPS6149705B2 JPS6149705B2 JP54172322A JP17232279A JPS6149705B2 JP S6149705 B2 JPS6149705 B2 JP S6149705B2 JP 54172322 A JP54172322 A JP 54172322A JP 17232279 A JP17232279 A JP 17232279A JP S6149705 B2 JPS6149705 B2 JP S6149705B2
- Authority
- JP
- Japan
- Prior art keywords
- entry
- tlb
- section
- common
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、ヒツト率を向上できるようにした変
換索引緩衝機構すなわちTLBにおける置換制御
方式に関するものである。
換索引緩衝機構すなわちTLBにおける置換制御
方式に関するものである。
従来のTLBメモリは第１のTLB部と第２の
TLB部とを有しており、第１のTLB部および第
２のTLB部のそれぞれは、仮想空間ID、共通セ
グメント・ビツト、論理アドレスの一部、実ペー
ジ・アドレスおよびホツト／コールド・ビツトを
有している。ホツト／コールド・ビツトは、対応
する第１のTLB部のエントリと第２のTLB部の
エントリのどちらが新しいか、古いかを示すもの
である。上記のTLBメモリは、論理アドレス・
レジスタ内のセグメント・アドレスとページ・ア
ドレスとを結合して作られるアドレス部分の下位
側でアクセスされ、該当する第１のTLB部と第
２のTLB部のエントリが読出される。読出され
た第１のTLB部のエントリおよび第２のTLB部
のエントリは、論理アドレスの一部、実効仮想空
間IDなどの情報と比較され、該当するものがあ
ればそのエントリの実ページ・アドレスが読出さ
れる。もし、読出された２個のエントリの情報が
指定論理アドレスおよび実効仮想空間IDと一致
しない場合には、２個のエントリのいずれかにセ
グメント・テーブルおよびページ・テーブルを用
いて求められた情報が書込まれる。従来技術にお
いては、２個のエントリの内のいずれのエントリ
の情報を追出すかは、ホツト／コールドビツトを
参照して古い方のエントリの情報が追い出されて
いた。ところが、仮想空間の切替えがしばしば生
ずる様な場合には、上記のような従来技術では将
来使用されるであろうエントリを置換対象エント
リとする事態がしばしば生ずる。
TLB部とを有しており、第１のTLB部および第
２のTLB部のそれぞれは、仮想空間ID、共通セ
グメント・ビツト、論理アドレスの一部、実ペー
ジ・アドレスおよびホツト／コールド・ビツトを
有している。ホツト／コールド・ビツトは、対応
する第１のTLB部のエントリと第２のTLB部の
エントリのどちらが新しいか、古いかを示すもの
である。上記のTLBメモリは、論理アドレス・
レジスタ内のセグメント・アドレスとページ・ア
ドレスとを結合して作られるアドレス部分の下位
側でアクセスされ、該当する第１のTLB部と第
２のTLB部のエントリが読出される。読出され
た第１のTLB部のエントリおよび第２のTLB部
のエントリは、論理アドレスの一部、実効仮想空
間IDなどの情報と比較され、該当するものがあ
ればそのエントリの実ページ・アドレスが読出さ
れる。もし、読出された２個のエントリの情報が
指定論理アドレスおよび実効仮想空間IDと一致
しない場合には、２個のエントリのいずれかにセ
グメント・テーブルおよびページ・テーブルを用
いて求められた情報が書込まれる。従来技術にお
いては、２個のエントリの内のいずれのエントリ
の情報を追出すかは、ホツト／コールドビツトを
参照して古い方のエントリの情報が追い出されて
いた。ところが、仮想空間の切替えがしばしば生
ずる様な場合には、上記のような従来技術では将
来使用されるであろうエントリを置換対象エント
リとする事態がしばしば生ずる。
本発明は、上記の考察に基づくものであつて、
将来使用されるであろうエントリを追出しエント
リとせず、これによつてTLBメモリのヒツト率
を向上できるようにしたTLBメモリにおける置
換制御方式を提供することを目的としている。そ
してそのため本発明の変換索引緩衝機構の置換方
式は、複数のエントリを有する第１のTLB部お
よび第２のTLB部を有し、上記各エントリに仮
想空間識別子、共通セグメント・フラグ、論理ア
ドレス、実ページ・アドレスおよびホツト／コー
ルド・ビツトが書込まれる変換索引緩衝機構にお
いて、論理アドレス・レジスタの内容で指定され
た第１のTLB部のエントリと第２のTLB部のエ
ントリの内いずれを置換対象エントリとするかを
決定する場合、 (イ) 共通セグメント・フラグが共通使用を示して
いないエントリがあるときには当該エントリを
置換対象エントリとし、 (ロ) 共通セグメント・フラグが共に共通使用を示
しているとき又は、共に示していないときに
は、仮想空間識別子が実効仮想空間識別子と一
致しないエントリを置換対象エントリとし、 (ハ) 上記(イ)、(ロ)で置換対象エントリを決定できな
いときにはホツト／コールド・ビツトにより、
古いエントリを求め、当該エントリを置換対象
エントリとする。
将来使用されるであろうエントリを追出しエント
リとせず、これによつてTLBメモリのヒツト率
を向上できるようにしたTLBメモリにおける置
換制御方式を提供することを目的としている。そ
してそのため本発明の変換索引緩衝機構の置換方
式は、複数のエントリを有する第１のTLB部お
よび第２のTLB部を有し、上記各エントリに仮
想空間識別子、共通セグメント・フラグ、論理ア
ドレス、実ページ・アドレスおよびホツト／コー
ルド・ビツトが書込まれる変換索引緩衝機構にお
いて、論理アドレス・レジスタの内容で指定され
た第１のTLB部のエントリと第２のTLB部のエ
ントリの内いずれを置換対象エントリとするかを
決定する場合、 (イ) 共通セグメント・フラグが共通使用を示して
いないエントリがあるときには当該エントリを
置換対象エントリとし、 (ロ) 共通セグメント・フラグが共に共通使用を示
しているとき又は、共に示していないときに
は、仮想空間識別子が実効仮想空間識別子と一
致しないエントリを置換対象エントリとし、 (ハ) 上記(イ)、(ロ)で置換対象エントリを決定できな
いときにはホツト／コールド・ビツトにより、
古いエントリを求め、当該エントリを置換対象
エントリとする。
ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
面を参照しつつ説明する。
第１図は本発明の１実施例のブロツク図、第２
図は置換制御のアルゴリズムを説明する図であ
る。
図は置換制御のアルゴリズムを説明する図であ
る。
第１図において、１は論理アドレス・レジス
タ、２はTLBメモリ、３−１は第１のTLB部、
３−２は第２のTLB部、４はセグメント・テー
ブル・オリジン・レジスタ配列、５は照合回路、
６は置換アルゴリズム制御回路、７は実効アドレ
ス・レジスタをそれぞれ示している。また、ID1
ないしIDnは仮想空間ID、Ｃは共通セグメント・
フラグ、LA1ないしLAnは論理アドレスの上位
部、RA1ないしRAnは実ページ・アドレス、Ｈ／
Ｃはホツト／コールド・ビツト、SXはセグメン
ト・アドレス、PXはページ・アドレスをそれぞ
れ示している。
タ、２はTLBメモリ、３−１は第１のTLB部、
３−２は第２のTLB部、４はセグメント・テー
ブル・オリジン・レジスタ配列、５は照合回路、
６は置換アルゴリズム制御回路、７は実効アドレ
ス・レジスタをそれぞれ示している。また、ID1
ないしIDnは仮想空間ID、Ｃは共通セグメント・
フラグ、LA1ないしLAnは論理アドレスの上位
部、RA1ないしRAnは実ページ・アドレス、Ｈ／
Ｃはホツト／コールド・ビツト、SXはセグメン
ト・アドレス、PXはページ・アドレスをそれぞ
れ示している。
TLBメモリ２の索引は本発明の主要点をなす
ものではないが、判り易くするため、先ずこれに
ついて説明する。TLBメモリ２はセグメント・
アドレスSXとページ・アドレスPXを結合したも
のの下位部分をアドレスとして索引される。これ
により、同一アドレスに属する第１のTLB部３
−１のエントリおよび第２のTLB部のエントリ
が読出される。読出されたエントリの論理アドレ
スと論理アドレス・レジスタ１の論理アドレスの
上位部分とが比較され、また、読出されたエント
リの仮想空間IDもしくは共通セグメント・ビツ
トとセグメント・テーブル・オリジン・レジスタ
配列４の出力する実効仮想空間IDとが比較され
る。該当するエントリがあるときには、そのエン
トリの実ページ・アドレスが読出され、実効アド
レス・レジスタ７の上位側にセツトされる。実効
アドレス・レジスタ７のバイト部の内容は、論理
アドレス・レジスタ１のバイト部の内容と等しく
される。そして、使用されたエントリのホツト／
コールド・ビツトは「新」とされ、他のエントリ
のホツト／コールド・ビツトは「古」とされる。
ものではないが、判り易くするため、先ずこれに
ついて説明する。TLBメモリ２はセグメント・
アドレスSXとページ・アドレスPXを結合したも
のの下位部分をアドレスとして索引される。これ
により、同一アドレスに属する第１のTLB部３
−１のエントリおよび第２のTLB部のエントリ
が読出される。読出されたエントリの論理アドレ
スと論理アドレス・レジスタ１の論理アドレスの
上位部分とが比較され、また、読出されたエント
リの仮想空間IDもしくは共通セグメント・ビツ
トとセグメント・テーブル・オリジン・レジスタ
配列４の出力する実効仮想空間IDとが比較され
る。該当するエントリがあるときには、そのエン
トリの実ページ・アドレスが読出され、実効アド
レス・レジスタ７の上位側にセツトされる。実効
アドレス・レジスタ７のバイト部の内容は、論理
アドレス・レジスタ１のバイト部の内容と等しく
される。そして、使用されたエントリのホツト／
コールド・ビツトは「新」とされ、他のエントリ
のホツト／コールド・ビツトは「古」とされる。
該当するエントリがTLBメモリ２内に存在し
ない場合、セグメント・テーブルおよびページ・
テーブルを用いて実ページ・アドレスが求めら
れ、そして対応する論理アドレスと実ページ・ア
ドレスの組および各種の管理情報がTLBメモリ
２に書込まれる。書込みアドレスは、論理アドレ
ス・レジスタにおけるセグメント・アドレスとペ
ージ・アドレスを結合したものの下位部分で指定
され、この書込アドレスで指定された第１の
TLB部分のエントリおよび第２のTLB部分のエ
ントリの内のいずれに対応する論理アドレスと実
ページ・アドレスの組および各種の管理情報を書
込むかは第２図のアルゴリズムにしたがつて定め
られる。要約すると、第２図の置換アルゴリズム
は共通セグメント・フラグが共通使用を示してい
るエントリは何れのプログラムでも使われる可能
性があるので置換対象より外し、次に空間IDが
一致したらこのエントリも将来使用される可能性
が大きいエントリであるので置換対象より外れ、
上記いずれでもない場合にはホツト／コールド・
ビツトにより置換対象エントリを定めるものであ
る。第２図において、CP，Ca，IDP，IDaなど
は、上記の論理アドレス・レジスタの内容で指定
された第１のTLB部のエントリおよび第２の
TLB部のエントリにおける共通セグメント・フ
ラグおよび仮想空間IDを示すものである。すな
わち、ＣPは第1TLB部のエントリにおける共通
セグメント、Caは第２のTLB部のエントリにお
ける共通セグメント、IDPは第1TLB部のエント
リにおける仮想空間ID，IDaは第２のTLB部のエ
ントリにおける仮想空間IDをそれぞれ示してい
る。「01」のＣP：Caは第2TLB部のみが共通に使
用されることを示し、「10」は第1TLB部のみが
共通に使用されることを示し、「00」は第１、第
2TLB部が共通に使用されないことを示し、
「11」は第１、第2TLB部が共通に使用されるこ
とを示している。また、「01」のIDP：IDaは第
2TLB部のみが実効仮想空間IDとの一致を示し
「10」は、第1TLB部のみが実効仮想空間IDとの
一致を示し、「00」は、第１、第2TLB部が実効
仮想空間IDとの不一致を示し、「11」は第１、第
2TLB部が実効仮想空間IDとの一致を示してい
る。
ない場合、セグメント・テーブルおよびページ・
テーブルを用いて実ページ・アドレスが求めら
れ、そして対応する論理アドレスと実ページ・ア
ドレスの組および各種の管理情報がTLBメモリ
２に書込まれる。書込みアドレスは、論理アドレ
ス・レジスタにおけるセグメント・アドレスとペ
ージ・アドレスを結合したものの下位部分で指定
され、この書込アドレスで指定された第１の
TLB部分のエントリおよび第２のTLB部分のエ
ントリの内のいずれに対応する論理アドレスと実
ページ・アドレスの組および各種の管理情報を書
込むかは第２図のアルゴリズムにしたがつて定め
られる。要約すると、第２図の置換アルゴリズム
は共通セグメント・フラグが共通使用を示してい
るエントリは何れのプログラムでも使われる可能
性があるので置換対象より外し、次に空間IDが
一致したらこのエントリも将来使用される可能性
が大きいエントリであるので置換対象より外れ、
上記いずれでもない場合にはホツト／コールド・
ビツトにより置換対象エントリを定めるものであ
る。第２図において、CP，Ca，IDP，IDaなど
は、上記の論理アドレス・レジスタの内容で指定
された第１のTLB部のエントリおよび第２の
TLB部のエントリにおける共通セグメント・フ
ラグおよび仮想空間IDを示すものである。すな
わち、ＣPは第1TLB部のエントリにおける共通
セグメント、Caは第２のTLB部のエントリにお
ける共通セグメント、IDPは第1TLB部のエント
リにおける仮想空間ID，IDaは第２のTLB部のエ
ントリにおける仮想空間IDをそれぞれ示してい
る。「01」のＣP：Caは第2TLB部のみが共通に使
用されることを示し、「10」は第1TLB部のみが
共通に使用されることを示し、「00」は第１、第
2TLB部が共通に使用されないことを示し、
「11」は第１、第2TLB部が共通に使用されるこ
とを示している。また、「01」のIDP：IDaは第
2TLB部のみが実効仮想空間IDとの一致を示し
「10」は、第1TLB部のみが実効仮想空間IDとの
一致を示し、「00」は、第１、第2TLB部が実効
仮想空間IDとの不一致を示し、「11」は第１、第
2TLB部が実効仮想空間IDとの一致を示してい
る。
第２図の置換アルゴリズムを説明すると、下記
のような、先ず、共通セグメント・フラグＣP，
Caが共通使用できないことを示していると該当
する第１のTLB部又は第２のTLB部が置換対象
TLB部分とされる。第１、第2TLB部の共通セグ
メント・フラグＣP，Caが共に共通使用のとき又
は共通使用できないときには、IDP，IDaが調べ
られる。IDP又はIDaが不一致を示していると、
該当する第１のTLB部又は第２のTLB部が置換
対象のTLBとされる。IDPおよびIDaが共に一致
又は不一致を示しているときには、ホツト／コー
ルド・ビツトが調べられる。そして「古」を示し
ているTLB部が置換対象TLB部とされる。
のような、先ず、共通セグメント・フラグＣP，
Caが共通使用できないことを示していると該当
する第１のTLB部又は第２のTLB部が置換対象
TLB部分とされる。第１、第2TLB部の共通セグ
メント・フラグＣP，Caが共に共通使用のとき又
は共通使用できないときには、IDP，IDaが調べ
られる。IDP又はIDaが不一致を示していると、
該当する第１のTLB部又は第２のTLB部が置換
対象のTLBとされる。IDPおよびIDaが共に一致
又は不一致を示しているときには、ホツト／コー
ルド・ビツトが調べられる。そして「古」を示し
ているTLB部が置換対象TLB部とされる。
第１図において、照合回路５は、実効仮想空間
IDとIDPの照合および実効仮想空間IDとIDaの照
合を行うものである。置換アルゴリズム制御回路
６には、照合結果、ＣP，Ca、第１のTLB部３−
１のホツト／コールド・ビツトおよび第２の
TLB部３−２のホツト／コールド・ビツトが入
力される。置換アルゴリズム制御回路６は、これ
らの入力に基づいて第２図で示す如き処理を行
う。
IDとIDPの照合および実効仮想空間IDとIDaの照
合を行うものである。置換アルゴリズム制御回路
６には、照合結果、ＣP，Ca、第１のTLB部３−
１のホツト／コールド・ビツトおよび第２の
TLB部３−２のホツト／コールド・ビツトが入
力される。置換アルゴリズム制御回路６は、これ
らの入力に基づいて第２図で示す如き処理を行
う。
以上の説明から明らかなように、本発明によれ
ば、従来方式に比しTLBメモリのヒツト率を大
幅に向上させることが出来る。
ば、従来方式に比しTLBメモリのヒツト率を大
幅に向上させることが出来る。
第１図は本発明の１実施例のブロツク図、第２
図は置換制御のアルゴリズムを説明する図であ
る。 １……論理アドレス・レジスタ、２……TLB
メモリ、３−１……第１のTLB部、３−２……
第２のTLB部、４……セグメント・テーブル・
オリジン・レジスタ配列、５……照合回路、６…
…置換アルゴリズム制御回路、７……実効アドレ
ス・レジスタ、ID1ないしIDn……仮想空間ID、
Ｃ……共通セグメント・フラグ、LA1ないしLAn
……論理アドレスの上位部、RA1ないしRAn……
実ページ・アドレス、Ｈ／Ｃ……ホツト／コール
ド・ビツト、SX……セグメント・アドレス、PX
……ページ・アドレス。
図は置換制御のアルゴリズムを説明する図であ
る。 １……論理アドレス・レジスタ、２……TLB
メモリ、３−１……第１のTLB部、３−２……
第２のTLB部、４……セグメント・テーブル・
オリジン・レジスタ配列、５……照合回路、６…
…置換アルゴリズム制御回路、７……実効アドレ
ス・レジスタ、ID1ないしIDn……仮想空間ID、
Ｃ……共通セグメント・フラグ、LA1ないしLAn
……論理アドレスの上位部、RA1ないしRAn……
実ページ・アドレス、Ｈ／Ｃ……ホツト／コール
ド・ビツト、SX……セグメント・アドレス、PX
……ページ・アドレス。
Claims (1)
- 【特許請求の範囲】 １ 複数のエントリを有する第１のTLB部およ
び第２のTLB部を有し、上記各エントリに仮想
空間識別子、共通セグメント・フラグ、論理アド
レス、実ページ・アドレスおよびホツト／コール
ド・ビツトが書込まれる変換索引緩衝機構におい
て、論理アドレス・レジスタの内容で指定された
第１のTLB部のエントリと第２のTLB部のエン
トリの内のいずれを置換対象エントリとするかを
決定する場合、 (イ) 共通セグメント・フラグが共通使用を示して
いないエントリがあるときには当該エントリを
置換対象エントリとし、 (ロ) 共通セグメント・フラグが共に共通使用を示
しているとき又は、共に示していないときに
は、仮想空間識別子が実効仮想空間識別子と一
致しないエントリを置換対象エントリとし、 (ハ) 上記(イ)、(ロ)で置換対象エントリを決定できな
いときには、ホツト／コールド・ビツトにより
古いエントリを求め、当該エントリを置換対象
エントリとする。 ことを特徴とする変換索引緩衝機構の置換制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17232279A JPS5698767A (en) | 1979-12-29 | 1979-12-29 | Substitution control system of conversion index buffer mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17232279A JPS5698767A (en) | 1979-12-29 | 1979-12-29 | Substitution control system of conversion index buffer mechanism |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698767A JPS5698767A (en) | 1981-08-08 |
| JPS6149705B2 true JPS6149705B2 (ja) | 1986-10-30 |
Family
ID=15939756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17232279A Granted JPS5698767A (en) | 1979-12-29 | 1979-12-29 | Substitution control system of conversion index buffer mechanism |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5698767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430096U (ja) * | 1990-07-05 | 1992-03-11 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326791B2 (ja) * | 1972-12-28 | 1978-08-04 |
-
1979
- 1979-12-29 JP JP17232279A patent/JPS5698767A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430096U (ja) * | 1990-07-05 | 1992-03-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5698767A (en) | 1981-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5724538A (en) | Computer memory address control apparatus utilizing hashed address tags in page tables which are compared to a combined address tag and index which are longer than the basic data width of the associated computer | |
| KR100843536B1 (ko) | 컴퓨터 시스템 내의 메모리 관리 향상 방법, 메모리 관리 메커니즘 및 컴퓨터 판독 가능한 기록 매체 | |
| US6026467A (en) | Content-addressable memory implemented with a memory management unit | |
| CN111949572B (zh) | 页表条目合并方法、装置及电子设备 | |
| US5574877A (en) | TLB with two physical pages per virtual tag | |
| EP1096385B1 (en) | A method and apparatus for forming an entry address | |
| JP3936378B2 (ja) | アドレス変換装置 | |
| JPS63231550A (ja) | 多重仮想空間制御方式 | |
| JP3096414B2 (ja) | ディレクトリ内にアドレス・タグを記憶するためのコンピュータ | |
| US20030009640A1 (en) | Non-uniform memory access (NUMA) data processing system having a page table including node-specific data storage and coherency control | |
| US5060137A (en) | Explicit instructions for control of translation lookaside buffers | |
| JPH08272692A (ja) | 仮想アドレス変換方法 | |
| US20050182912A1 (en) | Method of effective to real address translation for a multi-threaded microprocessor | |
| US20050027960A1 (en) | Translation look-aside buffer sharing among logical partitions | |
| US5913222A (en) | Color correction method in a virtually addressed and physically indexed cache memory in the event of no cache hit | |
| US10545877B2 (en) | Apparatus and method for accessing an address translation cache | |
| US20050027963A1 (en) | System and method for employing a process identifier to minimize aliasing in a linear-addressed cache | |
| CA1262287A (en) | Explicit instructions for control of translation lookaside buffers | |
| JP3210637B2 (ja) | データ処理システム内のキャッシュ・メモリにアクセスするための方法およびシステム | |
| JP2846697B2 (ja) | キャッシュメモリ制御装置 | |
| US20040006679A1 (en) | Address translation apparatus, address translation method, and two-layer address translation apparatus | |
| EP0486154B1 (en) | Method of operating a virtual memory system | |
| JPS6149705B2 (ja) | ||
| US4424564A (en) | Data processing system providing dual storage of reference bits | |
| US5193160A (en) | Address translation system with register storing section and area numbers |