JPS6145254B2 - - Google Patents

Description

【発明の詳細な説明】 一般に、容量結合タブレツトは、例えば特公昭
52―4414にみられるように、誘導体層を介してＸ
方向およびＹ方向の各々交差して配置された二組
の帯状の導体群を備え、この導体群の各交差部分
に対応して形成された複数のキー領域を備えたオ
ーバーレイを装備している。そして、前記二組の
各導体群に所定のパルス信号を順次印加し、この
印加信号に起因して前記各キー領域に生じる電界
の変化を、静電容量結合の信号検出ペンによつて
異なつたタイミングの二つのパルス信号として検
知するとともに、該検知信号をコード化し特定の
位置コードとして情報処理装置へ入力することが
できるようになつている。

一方、容量結合タブレツト上の各キー領域にお
いては、上層導体群による下層導体の静電しや弊
の問題がある。すなわち、前記各導体群は誘電体
を介して交差して配置されているため、下層導体
群に信号が印加される場合にあつては、各キー領
域において上層導体群が下層導体群をシールドす
る状態となり、これがため、信号検出ペンに下層
導体群からの信号が能率よく検知し得ないという
不都合が生じている。

かかる状態を防止しキー領域内に生じる位置信
号すなわち電界の均一化を図るため、従来技術に
おいては、前記上層導体群の各々を細線の集合体
にしたり、上層導体群との各交差部分に透孔を設
けたり、或いは各交差部分を被覆するように第３
層目の電極として所謂フローテイング電極を設け
る等の試みが成されている。

しかしながら、上層導体群のパターンを上述の
ように変化させる手法は加工上手間が掛り、また
第３層目に電極を設ける例においては製造原価が
高くなりタブレツト自体が厚くなつて取扱上不都
合である。

本発明の目的は、上記従来技術の欠点を改善
し、各キー領域内のいづれの箇所からも均一化さ
れた信号を能率よく検出することができ、単純な
機械的構造を有しながら従来のタブレツトと同等
以上の性能を備えた容量結合タブレツトの新しい
駆動方式を提供することにある。

本発明は、二組の導体群が誘電体層を介して格
子状に装備された容量結合タブレツトにおいて、
前記二組の導体群の内の一方の導体群の一又は複
数の導体ごとに正の電圧信号を順次印加するとと
もに、当該一方の導体群の他の総ての導体に負の
電圧信号を印加し、この一方の導体群の一部に負
の電圧信号が印加されている時は、前記他方の導
体群の各導体には正の電圧信号を印加し、これに
よつて前記目的を達成しようとするものである。

以下、本発明の一実施例を第１図ないし第９図
に基づいて説明する。

第１図および第４図において、１は容量結合タ
ブレツトに備えられている導体群を示す。この導
体群１は、一方の導体群X₁〜X₄と他方の導体群
Y₁〜Y₄とに分けられ、相互に絶縁されて格子状
に配置されている。この導体群X₁〜X₄，Y₁〜Y₄
の各導体の幅は、本実施例においては、上層導体
である一方の導体群X₁〜X₄の各導体の幅げ約２
mmに、また下層導体である他方の導体群Y₁〜Y₄
の各導体の幅が約５mmに形成され、その各交差部
分２に所定の情報を設定し得るように、キー領域
３が形成されている（第５図ないし第６図参
照）。前記上層導体群X₁〜X₄と下層導体群Y₁〜Y₄
とは、第５図ないし第６図に示すように誘電体層
４を介して前述したように交差して装備されてい
る。上層導体群X₁〜X₄の上部には誘電体層５を
介してシールド層６が設けられている。このシー
ルド層６は、網目状に形成され、その各網目部分
が、前記導体群１の各交差部分２に対応して配置
され、各交差部分２を区画し、これによつて前述
したキー領域３が形成されている。前記下層導体
群Y₁〜Y₄の下部には誘電体層７が設けられ、こ
れによつて下層導体群Y₁〜Y₄が外部から絶縁さ
れている。

前記上層導体群X₁〜X₄には、第４図Ｆに示す
４個の電圧パルスが、各上層導体群X₁〜X₄に個
別的にかつ同時に印加されるようになつている。
この電圧パルスＦは、第１図に示すＸ駆動回路８
において形成される。前記下層導体群Y₁〜Y₄に
は、第４図Ｅに示す４個の電圧パルスが、各下層
導体群Y₁〜Y₄に個別的にかつ同時に印加される
ようになつている。この電圧パルスＥは、第１図
に示すＹ駆動回路９において形成される。これら
ＸおよびＹ駆動動回路８，９の各々は、クロツク
パルス発生回路１０、アドレスカウンタ１１およ
び切換回路１２の各出力を入力し、前記クロツク
パルス発生回路１０の出力であるクロツクパルス
Ａに同期して所定の電圧パルスＥ，Ｆを前述した
ように対応する前記各導体群X₁〜X₄，Y₁〜Y₄に
各々印加するようになつている。

前記アドレスカウンタ１１は、クロツクパルス
Ａを計数しそのタイミングを特定したのち所定の
電圧パルスを前記駆動回路８，９および切換回路
１２へ出力する。切換回路１２は、、前記クロツ
クパルスＡの１アクセスタイムの前半にハイレベ
ル「１」となるＸセレクト信号Bxと、同後半に
のみハイレベル「１」となるＹセレクト信号By
（第４図参照）とを出力する機能を有している。

前記Ｘ駆動回路８は、アドレスカウンタ１１の
出力と切換回路１２の一方の出力であるＸセレク
ト信号Bxとを入力するANDゲート１３と、Ｘセ
レクト信号BxをNOTゲート１４で反転させてな
るセレクト信号ｘとクロツク信号Ａとを入力
するANDゲート１５と、このANDゲート１５お
よび前記ANDゲート１３の各出力を個別的に入
力するＸデコーダドライバー１６とを備えてい
る。前記Ｙ駆動回路９は、アドレスカウンタ１１
の出力と切換回路１２の他方の出力であるＹセレ
クト信号Byとを入力するANDゲート１７と、Ｙ
セレクト信号ByをNOTゲート１８で反転させて
セレクト信号ｙとクロツクパルスＡとを入力
するANDゲート１９と、このANDゲート１９お
よび前記ANDゲート１７の各出力を個別的に入
力するＹデコーダドライバー２０とを備えてい
る。

前記Ｘデコーダドライバー１６は、ANDゲー
ト１３から送られてくる信号に応じて特定の出力
線を選定するデコーダ２１と、このデコーダ２１
により順次選定される４個のドライバー回路２２
〜２５とを備えている。前記デコーダ２１は、そ
のゲートの開閉が前記クロツク信号Ａに同期して
行われるように構成されている。

前記ドライバー２２〜２５は、いづれも同一の
構成および機能を有し、例えば第３図に示すよう
に構成されている。このドライバー２２〜２５
は、いづれか一つのドライバー例えばドライバー
２２が導体X₁に正の電圧パルスを出力すると、
他のドライバー２３〜２５が総て負の電圧パルス
を導体群X₂〜X₄に出力するように機能する。か
かる場合、前述したＹ駆動回路９は、導体群Y₁
〜Y₄の総てに正の電圧パルスを出力するように
機能する。

ここで、前記ドライバー２２をさらに詳述す
る。今、デコーダ２１がドライバー２２を選定す
る状態下（第４図のt₅参照）にあつては、切換回
路１２の出力であるＸセレクト信号Bxはハイレ
ベル「１」となる。このＸセレクト信号Bxは、
NOTゲート１４で反転されセレクト信号ｘ
となつてANDゲート１５へ送られてくる。一
方、ANDゲート１５は、前述したようにクロツ
クパルスＡを入力しているため、該ANDゲート
１５の出力はローレベル「０」となり、これがド
ライバー２２のORゲート３５へ送られるように
なつている。このORゲート３５には、前記デコ
ーダ２１からハイレベル「１」が入力されてお
り、従つて該ORゲート３５はハイレベル「１」
を出力する。一方、ORゲート３５の出力側は、
抵抗を介してDC電源＋Ｖと、NPNトランジスタ
２６のベースと、ダイオード２７のカソードの
各々に接続されている。このため、前記NPNト
ランジスタ２６のエミツターコレクタ間の電位差
がゼロに近づき、当該トランジスタ２６は導通状
態に設定される。さらに、前記ORゲート３５の
出力であるハイレベル「１」は、NOTゲート２
８で反転されるNANDゲート２９へ送られる。こ
のNANDゲート２９には、クロツクパルスＡが常
に入力されるようになつている。このため、
NANDゲート２９はハイレベル「１」を出力す
る。一方、NANDゲート２９の出力側は、抵抗を
介してDC電源＋Ｖと、PNPトランジスタ３０の
ベースと、ダイオード３１のアノードに接続され
ている。ダイオード３１のカソード側は、前述し
たダイオード２７のアノード側とともに接地され
ている。而して、前記PNPトランジスタ３０のベ
ース側は接地電位に近づくがダイオード３１の内
部抵抗にも影響されて接地電位以下に下ることが
なく、これがため前記PNPトランジスタ３０は何
ら導通されることはない。このPNPトランジスタ
３０のコレクタ端には負のDC電源―Ｖが、また
前記NPNトランジスタ２６のコレクタ端には正
のDC電源＋Ｖが常に接続されている。以上の結
果、前記デコーダ２１がドライバー２２を選定す
ると、ドライバー２２の出力段に備えられたトラ
ンジスタ２６が導通状態に設定され、正の電源＋
Ｖに対応した電圧が出力端２２Ａに印加されるた
めタブレツト上の導体X₁に正の電圧信号が印加
されることになる。

一方、デコーダ２１がドライバー２２を選定し
ている場合、他のドライバー２３〜２５に対する
デコーダ２１の出力はローレベル「０」であるた
め、各ドライバー２３〜２５の出力段に設けられ
ているNPNトランジスタ２６とPNPトランジス
タ３０の内、PNPトランジスタ３０のみが導通状
態に設定される。このため、負のDC電源−Ｖに
対応した電位が各々出力端２３Ａ，２４Ａ，２５
Ａに印加され、従つて導体群X₂〜X₄には負の電
圧信号がそのまま印加される。

前記Ｙ駆動回路９も上述したＸ駆動回路８と全
く同一の構成を備えているが、切換回路１２の作
用により、前記Ｘ駆動回路８が前記クロツクパル
スＡに同期してタブレツト上の導体X₁〜X₄を順
次選定している場合は常に導体Y₁〜Y₄に正の電
圧パルスを印加するようになつている。

前記各導体X₁〜X₄，Y₁〜Y₄に印加される電圧
信号は、前述した各キー領域３から択一的に静電
容量結合形の信号検出ペン３１により任意に検出
され、増幅器３２で増幅された後、しきい値設定
回路３３を介してデータレジスタ３４へ送られ
る。このデータレジスタ３４には、前記アドレス
カウンタ１１の出力信号が入力されており、これ
により信号検出ペン３１で検出された信号がコー
ド化され座標位置特定信号として情報処理装置
（図示せず）へ入力されるようになつている。こ
の場合、前記信号検出ペン３１のペン先は、その
当接部が前記上層導体X₁〜X₄の各々の幅に等し
いかそれ以上の寸法の直径を有するものが使用さ
れ、下層導体Y₁〜Y₄からの信号を同時にかつ正
確に受信することができるようになつている。

次に、上記実施例の全体的動作について説明す
る。この全体的動作は、最初に下層導体Y₁〜Y₄
を駆動するようにしてある。

まずクロツク発生回路１０が作動しクロツクパ
ルスＡを出力すると、アドレスカウンタ１１がク
ロツクパルスＡを計数し、切換回路１２がローレ
ベル「０」なるＸセレクト信号Bxを出力する。
このＸセレクト信号Bxは、前記アドレスカウン
タ１１がクロツクパルスＡを４個計数する時間ｔ
が０≦ｔ＜t₅秒の間、ローレベル「０」を維持す
るようになつている。そして、この間、Ｙセレク
ト信号Byはハイレベル「１」を維持する。前記
クロツクパルスＡの最初の１パルスの時間内にお
いてはＹ駆動動回路９が、前述したＸ駆動回路８
と同様に作動して下層導体Y₁に「＋Ｖ」に対応
した電位の電圧パルスを出力し、同時に他の下層
導体Y₂〜Y₄に「−Ｖ」に対応した電位の電圧パ
ルスを出力する（第４図参照）。一方、前記Ｘ駆
動回路９は、前記切換回路１２からローレベル
「０」なるＸセレクト信号Bxを入力しているた
め、前記各ドライバー２２〜２５が作動して「＋
Ｖ」に対応した電位の電圧パルスを出力し、これ
を上層導体X₁〜X₄に同時に印加するようになつ
ている。このため、下層導体Y₁と上層導体X₁〜
X₄との各交差部分２においては、例えば第７図
に示すように電気力線Ｐが生じ、正の電界が均一
に生じる。また、他の下層導体Y₂〜Y₄と下層導
体X₁〜X₄との各交差部分２においては例えば第
８図のように電気力線Ｐが生じ、全体的に上方に
向う電界の大きさは極めて小さくなる。

次にt₂時間が経過しＹ駆動回路９のＹデコーダ
ドライバー２０が次の下層導体Y₂を選定し該導
体YY₂に「＋Ｖ」に対応した電位の電圧パルスが
出力されると、他の下層導体Y₁，Y₃，Y₄には
「−Ｖ」に対応した電位の電圧パルスが出力さ
れ、下層導体Y₂と上層導体X₁〜X₄との各交差部
分２における電界が均一に強く生じ、他の下層導
体Y₁，Y₃，Y₄と上層導体X₁〜X₄との各交差部分
２の上方に向う電界の大きさは極めて小さいもの
となる。以下同様にして前記クロツクパルスに同
期し下層導体Y₃，Y₄に「＋Ｖ」に対応した電位
の電圧パルスが順次出力されるようになつてい
る。

前記クロツクパルス発生回路１０が４個のクロ
ツクパルスＡを出力して０≦ｔ＜t₅が経過する
と、アドレスカウンタ１１の出力に付勢されて切
換回路１２は、Ｘセレクト信号Bxをハイレベル
「１」に、またＹセレクト信号Byをローレベル
「０」に設定する。この切換回路１２の出力の反
転により、前記Ｙ駆動回路９は、下層導体Y₁〜
Y₄の総てに「＋Ｖ」に対応した電位の電圧パル
スを出力し、一方、Ｘ駆動回路１０は、前述した
Ｙ駆動回路９の場合と同様に、上層導体X₁〜X₄
を択一的に順次選択して「＋Ｖ」に対応した電位
の電圧パルスを出力するとともに、選択されない
他の上層導体X₁〜X₄には「−Ｖ」に対応した電
位の電圧パルスを印加するようになつている。こ
の結果、選択され「＋Ｖ」に対応した電位の電圧
パルスが印加された上層導体X₁〜X₄上において
は第７図に示したのと同様の現象が生じ、又選択
されない他の上層導体X₁〜X₄上においては第９
図のように正負の電界が生じることから第８図の
場合と同様に上方に向う電界の大きさは極めて小
さいものとなる。第４図のタイムチヤートの下段
に記したＫは、以上のようにしてクロツクパルス
に同期して順次選定され「＋Ｖ」に対応した電位
の電圧パルスが印加される各導体X₁〜X₄，Y₁〜
Y₄の順序を示す。なお必要に対じて同一方向の
二本以上の導体に、同時に「＋Ｖ」に対応した電
位の電圧パルスを印加するように構成してもよ
い。

この実施例は、以上のように構成されているの
で、簡単な機械的構成であるにもかかわらず各キ
ー領域３内のいづれの箇所からも均一化された信
号を信号検出ペン３１により能率する検出するこ
とができ、特定の導体に「＋Ｖ」に対応した電位
の電圧パルスが印加されている場合には、その導
体に略平行して設けられた他の総ての導体には
「−Ｖ」に対応した電位の電圧パルスを印加する
とともに、これらの導体群例えばX₁〜X₄に交差
する他の導体群例えばY₁〜Y₄には、総て「＋
Ｖ」に対応した電位の電圧パルスを印加するよう
に構成されているので、他のキー領域からの信号
の漏れを著しく減少させることができ、従来技術
によるフローテイング電極を備えた三層構造のタ
ブレツトと同等以上の性能を備え、比較的安価で
取扱い易いという利点がある。

尚、上記実施例は、特に上層導体X₁〜X₄と下
層導体Y₁〜Y₄とを、各々４本の場合について例
示したが、本発明は必ずしもこれに限定するもの
ではなく、複数行と複数列の導体を備えたもので
あればよい。また、上層導体一個の実質的な幅を
下層導体一個の幅より大きくした場合について例
示したが、両導体の実質的な幅を同等に形成して
もよい。

以上のように、本発明によると、各キー領域内
のいづれの箇所からも均一化された信号を信号検
出ペンにより能率よく検出することができ、キー
領域相互間の信号の漏れを減少せしめることがで
き、二層構造にした場合であつても従来のフロー
テイング電極を備えた三層構造のタブレツトと同
等以上の性能を有する容量結合タブレツトの新し
い駆動方式を提供することができる。

【図面の簡単な説明】

第１図は本発明に係る容量結合タブレツトの駆
動方式の一実施例を示すブロツク図、第２図は第
１図の一部を成すＸ駆動回路の具体例を示すブロ
ツク図、第３図は第２図の一部を成すドライバー
回路の具体例を示す回路図、第４図は第１図の各
構成部分の動作を示すタイムチヤートと容量結合
タブレツトの各導体との関連を示す説明図、第５
図は第４図における容量結合タブレツト部分のＶ
―Ｖ線に沿つた断面図、第６図は同じく第４図の
―線に沿つた断面図、第７図ないし第９図は
各々容量結合タブレツトの各導体の交差部分にお
ける機能を示す説明図である。 X₁〜X₄……一方の導体群、Y₁〜Y₄……他方の
導体群、４……誘電体層、８……Ｘ駆動回路、９
……Ｙ駆動回路。

Claims (1)

【特許請求の範囲】
1. １ 格子状に装備された二組の導体群を備えた容
   量結合タブレツトにおいて、前記二組の導体群の
   内の一方の導体群の一又は複数の導体ごとに正の
   電圧信号を順次印加するとともに、当該一方の導
   体群の他の総ての導体に負の電圧信号を印加し、
   この一方の導体群の一部に負の電圧信号が印加さ
   れている時は前記他方の導体群の各導体に正の電
   圧信号を印加することを特徴とする容量結合タブ
   レツトの駆動方式。