JPS6143470A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPS6143470A JPS6143470A JP59164955A JP16495584A JPS6143470A JP S6143470 A JPS6143470 A JP S6143470A JP 59164955 A JP59164955 A JP 59164955A JP 16495584 A JP16495584 A JP 16495584A JP S6143470 A JPS6143470 A JP S6143470A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- passivation film
- writing
- film
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 26
- 238000002161 passivation Methods 0.000 claims abstract description 20
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 abstract description 4
- 239000007795 chemical reaction product Substances 0.000 abstract 1
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置の製造方法に関し、さらに詳しくは
イオン打込みによるマスクＲＯＭの書き込みに適用して
有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a technique that is effective when applied to writing in a mask ROM by ion implantation.
［背景技術］
イオン打込みによってＲＯＭのメモリ内容の書き込みを
行うマスクＲＯＭは広く一般に用いられている。ところ
で、このイオン打込みの際には、マスクを一枚専用に用
いている。このため、ホ（・マスクが一枚余分に必要と
なり、また、ホトレジストの堆積やエツチング等の工程
が増えている。[Background Art] Mask ROMs in which the memory contents of the ROM are written by ion implantation are widely used. By the way, during this ion implantation, one mask is used exclusively. For this reason, an extra mask is required, and steps such as photoresist deposition and etching are increased.
さらに、ＲＯＭの書き込みのためのイオン打込みは、半
導体装置の製造工程の比較的前の段階でなされるのが普
通である。たとえば、ソース・ドレインのイオン打込み
およびグー１−酸化膜を形成した後、リンを打込みデプ
リーションタイプのＮチャネルＭＯ３にする書き込み工
程は、製造工程のかなりはやい時期になされている一例
である。このため、書き込みのイオン打込みから最終工
程までのいわゆる工宛が長く、ユーザの種々な需要に迅
速に対応ｊることが困難であった。Furthermore, ion implantation for writing into a ROM is usually performed at a relatively early stage in the manufacturing process of a semiconductor device. For example, after the source/drain ion implantation and the formation of the Goo-1 oxide film, the writing process of implanting phosphorus to form a depletion type N-channel MO3 is an example of a process that is performed quite early in the manufacturing process. For this reason, the so-called engineering process from ion implantation for writing to the final process is long, making it difficult to quickly respond to various demands from users.
［ｆ＠明の目的コ
本発明の目的は、ＲＯＭコードの専用マスクを使用する
ことなく、しかも、書き込みのイオン打込みから完成ま
での工程を最短にする半導体装置の製造方法を提供する
ものである。[f@Ming's Purpose The purpose of the present invention is to provide a method of manufacturing a semiconductor device that does not require the use of a dedicated mask for ROM code and that minimizes the process from ion implantation for writing to completion. .
本発明の前記ならびにそのほかの目的と新規な特徴は１
不明細古の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention are as follows:
This will become clear from the unknown details and attached drawings.
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Summary of the Invention A brief outline of typical inventions disclosed in this application is as follows.
すなわち、最上層のパッシベーション膜を形成し、この
パッシベーション膜のホトエツチングに用いるマスクを
書き込みのイオン打込みのマスクと兼用している。そし
て、このパッシベーション膜の加工後のパターンをマス
クとして書き込みのイオン打込みを、居間絶縁膜および
ポリシリコンゲートを通して行っている。したがって、
書き込み用の専用マスクが不要となり、また、最終ホト
エツチング工程後のイオン打込みであるので、工宛は最
短となる。That is, a passivation film is formed as the uppermost layer, and the mask used for photoetching this passivation film is also used as a mask for ion implantation for writing. Then, using the processed pattern of the passivation film as a mask, ion implantation for writing is performed through the living room insulating film and the polysilicon gate. therefore,
There is no need for a special mask for writing, and since the ion implantation is performed after the final photo-etching process, the processing time is the shortest.
［実施例コ
以下本発明の半導体装置の製造方法の一実施例を第１１
２Ｉおよび第２図を参照して説明する。第１図は最上層
のバンシベーション膓形成前までの工程によってつくら
れた半導体装置の断面構造を示し、書き込みの行なわれ
るＮチャネルＭＯＳＦＥＴと入力保護回路のＭＯＳＦＥ
Ｔを一例として示している。[Example 1] Hereinafter, an example of the method for manufacturing a semiconductor device of the present invention will be described as the 11th example.
2I and FIG. 2. Figure 1 shows the cross-sectional structure of the semiconductor device manufactured through the process up to the formation of the top layer bancivation layer, and shows the N-channel MOSFET where writing is performed and the MOSFE of the input protection circuit.
T is shown as an example.
第１図において、符号１は半導体基板で、たとえば、Ｐ
型シリコン半導体晶板を示す、この基板１に１±、メモ
リセルを構成するＮチャネルＭＯＳＦＥＴ、デコーダ、
センスアンプ、入力保護回路等が形成される。ここでは
、イオン打込みによってＲＯＭの書き込みが行なわれる
ＮチャネルＭＯＳＦＥＴと、入力保護回路のＮチャネル
ＭＯＳＦＥＴとを用いて本発明を説明する。基板１に形
成する素子活性領域を規定するために、比較的厚い５ｉ
０２膜２をｉ択的に形成する。つぎに、５１０２ゲート
酸化膜３およびリンがドープされたポリシリコンからな
るゲート電極４を形成する。ソース領域５およびドレイ
ン領域６であるＮ１型半 □導体領域は、ゲー
ト電極４をマスクとしてＰ、ＡＳ等のイオン打込みの後
Ａｒ、Ｎ２等の雰囲気での活性化のアニールによって形
成される。つぎに。In FIG. 1, reference numeral 1 denotes a semiconductor substrate, for example, P
This substrate 1 shows a type silicon semiconductor crystal plate, 1±, an N-channel MOSFET constituting a memory cell, a decoder,
A sense amplifier, input protection circuit, etc. are formed. Here, the present invention will be explained using an N-channel MOSFET whose ROM is written by ion implantation and an N-channel MOSFET of an input protection circuit. In order to define the device active region formed on the substrate 1, a relatively thick 5i
02 film 2 is selectively formed. Next, a 5102 gate oxide film 3 and a gate electrode 4 made of polysilicon doped with phosphorus are formed. The N1 type semiconductor regions, which are the source region 5 and the drain region 6, are formed by ion implantation of P, AS, etc. using the gate electrode 4 as a mask, and then activation annealing in an atmosphere of Ar, N2, etc. next.
ＰＳＧ （リンシリケートガラス）膜等の居間絶縁膜７
をＣＶＤ法によって堆積する。このあと、所要のＡＱ配
線を行うために、層間絶縁膜７のエツチングを行いコン
タクト孔８を形成する。つぎに。Living room insulation film such as PSG (phosphosilicate glass) film 7
is deposited by CVD method. Thereafter, in order to form the required AQ wiring, the interlayer insulating film 7 is etched to form a contact hole 8. next.
ＡＱのホトエツチングおよびＨ２アニールを行って所要
のＡ２配線９を形成する。この後、最上層のパッシベー
ション膜を形成することによって半導体装置が完成する
が、メモリセルを構成する各ＮチャネルＭＯ３ＦＥＴの
書き込みはまだ行なわれていない。この書き込み工程を
第２図を参照して説明する。AQ photoetching and H2 annealing are performed to form the required A2 wiring 9. Thereafter, the semiconductor device is completed by forming the uppermost layer passivation film, but writing has not yet been performed on each N-channel MO3FET constituting the memory cell. This writing process will be explained with reference to FIG.
ＡＱ配線９のＨ２アニールを行った後、最上層−面にパ
ッシベーション膜１０を堆積する。パッシベーション膜
１，０は、たどえば、ＣＶＤ法によるＰＳＱ、５ｉ０２
あるいはプラズ７Ｓｉ３Ｎ＊等で形成する。つぎに、こ
のパッシベーション膜１−０にボンディングパラ１−９
上の孔１２の形成を行うわけであるが、この工程で使う
マスクをＲＯＭのさき込みマスクと兼用させる。すなわ
ち、孔１２を形成するためのレジストマスク（図示せず
）を用いて、孔１２とイオン打込み用の孔１１を同時に
形成する。孔１１はＰ（リン）イオン打込みを行ってデ
プリーションタイプＭＯＳＦＥＴとするメモリセル上の
パッシベーション膜を選択的に除去して形成する。After H2 annealing of the AQ wiring 9, a passivation film 10 is deposited on the uppermost layer. Passivation films 1 and 0 are made of PSQ, 5i02 by CVD method.
Alternatively, it is formed from Plas7Si3N* or the like. Next, bonding film 1-9 is applied to this passivation film 1-0.
The upper hole 12 is formed, and the mask used in this step is also used as a ROM insertion mask. That is, using a resist mask (not shown) for forming the hole 12, the hole 12 and the hole 11 for ion implantation are formed at the same time. The hole 11 is formed by selectively removing a passivation film on a memory cell to be a depletion type MOSFET by implanting P (phosphorus) ions.
書き込みのためのＰイオン打込みは、従って、パッシベ
ーション膜１０をマスクとして行なわれる。このときパ
ッシベーション膜１０上の図示しないレジストＩ膜をも
マスクとして利用してもよい。P ion implantation for writing is therefore performed using the passivation film 10 as a mask. At this time, a resist I film (not shown) on the passivation film 10 may also be used as a mask.
イオン打込みは高エネルギで行い１層間絶縁膜７および
ゲート電極４を通してチャネル領域１３へのイオン打込
みを可能としている。このあと、４５０℃においてｆ−
１２アニールを行いＲＯＭの書き込みを完了する。The ion implantation is performed with high energy to enable ion implantation into the channel region 13 through the first interlayer insulating film 7 and the gate electrode 4. After this, f-
12 annealing is performed to complete the ROM writing.
［効果コ
ＲＯＭの書き込みが、最終のホトエツチング工程の後で
行なおれる６したがって、書き込みのイオン打込みとそ
の後のアニールを終了すると、最終の製品までの工程は
極めて少なく工宛はｉｒｋ短となる効果が得られる。[Effect: ROM writing is performed after the final photo-etching process 6 Therefore, once the writing ion implantation and subsequent annealing are completed, there are very few steps required to reach the final product, and the Irk is shortened. is obtained.
また、パッシベーション膜のホトエツチング工程でのマ
スクを書き込み用のマスクと兼用しているので、マスク
が１枚減少するとともにホトエツチング工程も１回減少
するという効果が得られる。Furthermore, since the mask used in the photo-etching process for the passivation film is also used as a writing mask, the number of masks is reduced by one, and the number of photo-etching steps is also reduced by one.
以」二本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るもではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、打込まれるイオンはヒ
素、ボロン等であってもよく、またエンハンスメントタ
イプＭＯ８ＦＥＴとするためのイオン打込みであっても
よい。Hereinafter, the invention made by the present inventor has been specifically explained based on examples, but the present invention is not limited to the above-mentioned examples, and it is understood that various changes can be made without departing from the gist of the invention. Needless to say, the implanted ions may be arsenic, boron, etc., and ions may be implanted to form an enhancement type MO8FET.
［利用分野］
この発明はイオン打込みによって書き込みを行うマスク
ＲＯＭに適用でき、特にＲＯＭ書き込みを有したセミカ
スタム品にこの技術を適用して有効である。[Field of Application] The present invention can be applied to a mask ROM in which writing is performed by ion implantation, and is particularly effective when applied to semi-custom products having ROM writing.
第１図および第２図は１本発明の半導体装置の製造方法
の一実施例を説明するための断面構造図である。
１・・・半導体基板、２・・・５ｉ０２膜、３・・・ゲ
ート酸化膜、４・・・ゲート電極、５・・・ソース、６
・・・トレイン、７・・・層間絶縁膜、９・・・ＡＱ配
線、１０・・・パッシベーション膜、１１．１２・・・
孔、１３・・・チャネル領域。FIGS. 1 and 2 are cross-sectional structural diagrams for explaining one embodiment of the method of manufacturing a semiconductor device according to the present invention. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... 5i02 film, 3... Gate oxide film, 4... Gate electrode, 5... Source, 6
... Train, 7... Interlayer insulating film, 9... AQ wiring, 10... Passivation film, 11.12...
Hole, 13...channel region.
Claims (1)
ルを有し、このメモリセルのゲートおよびソース、ドレ
イン表面に層間絶縁膜が形成された半導体装置において
、前記半導体装置の最上層のパッシベーション膜を形成
した後、パッシベーション膜のホトエッチング工程にお
いて、前記メモリセル上のパッシベーション膜を除去し
、前記層間絶縁膜およびゲートを通して書き込みのため
のイオン打込みを行い、つぎにアニールを行うことを特
徴とする半導体装置の製造方法。1. After forming a passivation film as the uppermost layer of the semiconductor device in a semiconductor device having a memory cell that is programmed by ion implantation and having an interlayer insulating film formed on the gate, source, and drain surfaces of the memory cell. , in the passivation film photoetching process, the passivation film on the memory cell is removed, ion implantation for writing is performed through the interlayer insulating film and the gate, and then annealing is performed. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164955A JPS6143470A (en) | 1984-08-08 | 1984-08-08 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164955A JPS6143470A (en) | 1984-08-08 | 1984-08-08 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143470A true JPS6143470A (en) | 1986-03-03 |
Family
ID=15803037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164955A Pending JPS6143470A (en) | 1984-08-08 | 1984-08-08 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143470A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317136A2 (en) * | 1987-11-13 | 1989-05-24 | Hitachi, Ltd. | A method of producing a semiconductor integrated circuit device |
-
1984
- 1984-08-08 JP JP59164955A patent/JPS6143470A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317136A2 (en) * | 1987-11-13 | 1989-05-24 | Hitachi, Ltd. | A method of producing a semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4292156A (en) | Method of manufacturing semiconductor devices | |
| JPS6143470A (en) | Manufacture of semiconductor device | |
| JPS6115595B2 (en) | ||
| JPS5817655A (en) | Manufacture of semiconductor device | |
| JPH04154162A (en) | Manufacture of mos-type semiconductor device | |
| JPH01303727A (en) | Impurity gettering process | |
| JPS5817656A (en) | Manufacture of semiconductor device | |
| JPH03116968A (en) | Manufacture of semiconductor device | |
| JPS5870567A (en) | Manufacture of semiconductor device | |
| JPH04230024A (en) | Manufacture of semiconductor device | |
| KR100479886B1 (en) | Non-salicide transistor fabrication method | |
| JPH0427166A (en) | Manufacture of semiconductor nonvolatile memory | |
| JPH1167684A (en) | Semiconductor device and its manufacture | |
| JPH05326889A (en) | Manufacture of mask rom | |
| JPH1126729A (en) | Manufacture of semiconductor integrated circuit | |
| KR19990002662A (en) | Gate oxide film formation method of a semiconductor device | |
| KR100260635B1 (en) | Method for manufacturing eeprom device | |
| JPS60176263A (en) | Manufacture of semiconductor device | |
| JPH04208570A (en) | Manufacture of semiconductor device | |
| JPH03289171A (en) | Manufacture of mos type transistor | |
| JPS6017949A (en) | Manufacture of semiconductor device | |
| JPS63153862A (en) | Manufacture of semiconductor device | |
| JPS58158968A (en) | Manufacture of semiconductor device | |
| JPH01184864A (en) | Manufacture of rom | |
| JPH0621444A (en) | Manufacture od semiconductor device |