JPS6138663B2 - - Google Patents
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- JPS6138663B2 JPS6138663B2 JP53147733A JP14773378A JPS6138663B2 JP S6138663 B2 JPS6138663 B2 JP S6138663B2 JP 53147733 A JP53147733 A JP 53147733A JP 14773378 A JP14773378 A JP 14773378A JP S6138663 B2 JPS6138663 B2 JP S6138663B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
本発明はPCM方式による伝送通信等において
使用される受信装置のタイミング抽出回路に関す
る。PCM方式による伝送通信において、伝送パ
ルス形式の１つとして用いられるバイポーラ信号
は、その伝送路における単一のパルス応答をｈ
（ｔ）とすると、第１図の波形のように示すこと
ができる。このパルス波形は、自乗余弦における
ロールオフの率を100％として示してある。そし
て一般に、タイミング抽出回路の位相を制御すべ
く対象となるバイポーラ信号の立ち上り変換点と
しては、第２図の波形にみられるように、第１図
のごとき受信単一パルス応答ｈ（ｔ）と、そのほ
かに大きな割合いで受信される隣接データによつ
て干渉された応答ｇ（ｔ）＝ｈ（ｔ）−ｈ（ｔ＋
Ｔ）との２つの波形を対象にして考えれば良く、
この他にも受信されるであろう種々の合成法につ
いては、その波形の変換点における成分が小さく
対象として除外してもよい。結果として、バイポ
ーラ信号のアイパターンは第２図（正負対象であ
るから正の部分のみ示す）のようになり、波形イ
のｈ（ｔ）と波形ロのｇ（ｔ）について、それぞ
れ大きさがV/2となる時点T1およびT2が立ち上り
変換点として設定される。V/2の点を変換点とす
ることは、信号中に含む雑音の影響を除去すべく
最適な条件である。
ところで、従来技術において、タイミング抽出
のために、受信側に設けられたフエーズロツク・
ループ回路は、上述したような２つの状態の受信
バイポーラ信号の立ち上り変換点T1およびT2に
よつて制御をうけるため、T1−T2なるジツタが
発生するという欠点があつた。また、このような
ジツタの発生を抑圧するために、保護カウンタ等
を用いる方法があるが、これは回路の複雑性と安
定性の点で好ましくない。
本発明の目的は、上記の点を除去し、簡単な構
成で、ジツタの発生をうけることの無いようにし
たバイポーラ信号受信用のタイミング抽出回路を
提供するにある。
本発明によれば、２進“１”，“０”を含むフレ
ーム構成を有するバイポーラ信号の立ち上り（ま
たは立ち下り）変換点情報をもとに位相を制御
し、該バイポーラ信号のなかから該バイポーラ信
号に同期したタイミング信号を抽出するタイミン
グ抽出回路において、前記立ち上り（または立ち
下り）変換点が符号系列により複数点存在する場
合に、変換点が存在する直前のデータを記憶する
レジスタを備え、該レジスタの内容との比較によ
り選び出された特定の立ち上り（または立ち下
り）変換点のみによつて位相を制御するようにし
たことを特徴とするタイミング抽出回路が得られ
る。
次に、本発明によるタイミング抽出回路の実施
例を挙げ、図面を参照してその詳細を説明する。
第３図は本発明に適用されるバイポーラ信号の
フレーム構成を示したもので、図のように２進
“０”，“１”によつてフレームを構成し、このフ
レーム信号の間にデーータ信号が配される。１フ
レームがＭビツトで構成され、１ビツトの長さを
Ｔとすれば、１フレームの長さはMTとなる。こ
のようなフレームを有するバイポーラ信号におい
ては、フレーム以外のデータ信号がいかなる状態
であつても、単一パルス応答ｈ（ｔ）の立ち上り
変換点（T1）が最低MTに１回存在するから、デ
イジタル・フエーズロツク・ループ回路
（DPLL）の１回の修正量をＴ／Ｎ（Ｎは正の整数）と
すると、DPLL回路の周波数引き込み範囲は
The present invention relates to a timing extraction circuit for a receiving device used in transmission communication using the PCM method. Bipolar signals, which are used as one of the transmission pulse formats in transmission communication using the PCM method, have a single pulse response on the transmission path in h
(t), the waveform can be shown as shown in FIG. This pulse waveform is shown with a roll-off rate of 100% in the raised cosine. In general, the rising transition point of the bipolar signal that is the object of controlling the phase of the timing extraction circuit is the received single pulse response h(t) as shown in Fig. 1, as seen in the waveform of Fig. 2. , the response g(t)=h(t)−h(t+
It is sufficient to consider the two waveforms of T).
Various other synthesis methods that may be received may be excluded because their components at the waveform conversion point are small. As a result, the eye pattern of the bipolar signal becomes as shown in Figure 2 (only the positive part is shown because the polarity is symmetrical), and the magnitudes of h(t) in waveform A and g(t) in waveform B are respectively Time points T 1 and T 2 at which the voltage becomes V/2 are set as rising conversion points. Setting the point of V/2 as the conversion point is an optimal condition for removing the influence of noise contained in the signal. By the way, in the conventional technology, a phase lock provided on the receiving side is used for timing extraction.
Since the loop circuit is controlled by the rising transition points T1 and T2 of the received bipolar signal in the two states as described above, it has the disadvantage that jitter T1 - T2 occurs. Furthermore, in order to suppress the occurrence of such jitter, there is a method of using a protection counter or the like, but this is not preferable in terms of circuit complexity and stability. SUMMARY OF THE INVENTION An object of the present invention is to provide a timing extraction circuit for bipolar signal reception which eliminates the above-mentioned problems, has a simple configuration, and is free from jitter. According to the present invention, the phase is controlled based on the rising (or falling) conversion point information of a bipolar signal having a frame structure including binary "1" and "0", and the bipolar signal is selected from among the bipolar signals. In a timing extraction circuit that extracts a timing signal synchronized with a signal, when a plurality of rising (or falling) conversion points exist depending on the code sequence, the circuit includes a register that stores data immediately before the conversion point exists, and A timing extraction circuit is obtained in which the phase is controlled only by a specific rising (or falling) conversion point selected by comparison with the contents of the register. Next, an example of a timing extraction circuit according to the present invention will be described in detail with reference to the drawings. FIG. 3 shows the frame structure of a bipolar signal applied to the present invention. As shown in the figure, a frame is composed of binary "0" and "1", and a data signal is inserted between this frame signal. will be arranged. If one frame consists of M bits and the length of one bit is T, then the length of one frame is MT. In a bipolar signal having such a frame, no matter what state the data signal other than the frame is, the rising transition point (T 1 ) of the single pulse response h(t) exists at least once in MT. If the amount of correction per time of the digital phase lock loop circuit (DPLL) is T/N (N is a positive integer), the frequency pulling range of the DPLL circuit is
【式】となる。従つて、この周波数引
き込み範囲を満足するようにＭ，Ｎを選んで、こ
れに適合するようにDPLL回路を設計する必要が
ある。従来から用いられている基本的なDPLL回
路を参考のために示すと、第４図のブロツク図の
ようになる。この図において、１は位相検波回
路、２は２つの異なる周波数の発生出力を上記位
相検波回路の出力によつて選択的に抽出するゲー
ト回路、３はゲート回路２からの出力周波数を分
周する分周回路である。この分周回路３の出力は
位相検波回路１に加えられて、入力デイジタル信
号を位相検波する。このようにDPLL回路を構成
することによつて、この回路を入力側に加えられ
るバイポーラ信号のｈ（ｔ）の立ち上り変換点
T1でははたらかせるようにできることは言うま
でもないが、ｇ（ｔ）が加えられたときも変換点
T2で駆動され、ジツタの原因となることは前に
述べたとおりである。
第５図は本発明による実施例の構成をブロツク
図によつて示したもので、図において、１０は第
４図において述べたごときDPLL回路、１１は全
波整流回路、１２は比較回路、１３はレジスタ、
１４は論理積回路である。このような構成におい
て、いま、入力（1N）端子に第３図のようなバ
イポーラ信号が加えられると、その信号は全波整
流回路によつて同一極性に直されて、第２図のよ
うなアイパターンの信号が得られる。比較回路１
２は単一パルス応答のピーク値の1/2を基準とし
て加えられたデータ信号との大小を比較するもの
であり、加えられた全波整流回路１１の出力のな
かにパルス応答があると、その立ち上り変換点に
おいてパルスを発生し、出力する。レジスタ１３
は、例えばＴ型フリツプフロツプ回路で構成され
ており、比較回路１２の出力である“０”または
“１”をうけて、これを記憶し、DPLL回路１０
のなかの分周回路３の出力をうけてリセツトされ
る。従つて、レジスタ１３は、比較回路１２の出
力に変換点パルスが発生した時点においては、そ
の前直のデータを記憶していることになる。論理
積回路１４は、上記レジスタ１３の記憶出力と比
較回路１２の出力とをうけて、論理積をとり、こ
れをDPLL回路１０のなかの位相検波回路１に位
相制御入力として加える。論理積回路１４は、比
較回路１２から変換点パルス“１”をうけたと
き、レジスタ１３に記憶された直前のデータが
“０”である場合のみ、レジスタ１３の端子か
ら否定出力“１”をうけて、変換点パルスを
DPLL回路へ送ることができる。すなわち、単一
パルス応答があつた時点において、その直前のデ
ータが“０”であるということは、直前に干渉を
うけるパルスが存在していないことを意味してお
り、従つて、上記パルス応答は第２図のｈ（ｔ）
となり、それによつて発生する変換点は望むとこ
ろのT1であることになる。これに反して、立ち
上り変換点の存在する直前にデータが“１”であ
れば、その変換点は第２図のｇ（ｔ）における
T2となり、論理積回路１４から制御出力が現わ
れない。
以上の説明によつて明らかなように、本発明に
よれば、２進“１”，“０”を含むフレームをもつ
たデータ信号の変換点を役立てることによつて、
２つの応答パルスの変換点T1，T2のどちらか一
方のみを制御情報として用いることができるか
ら、（T1−T2）なるジツタの発生を確実に抑圧で
きる点において性能上に得られる効果は大きい。[Formula] becomes. Therefore, it is necessary to select M and N so as to satisfy this frequency pull-in range, and to design the DPLL circuit to match this. For reference, a basic DPLL circuit that has been used in the past is shown in the block diagram of FIG. In this figure, 1 is a phase detection circuit, 2 is a gate circuit that selectively extracts generated outputs of two different frequencies by the output of the phase detection circuit, and 3 is a frequency division of the output frequency from the gate circuit 2. It is a frequency dividing circuit. The output of this frequency divider circuit 3 is applied to a phase detection circuit 1 to phase detect the input digital signal. By configuring the DPLL circuit in this way, this circuit can be used at the rising transition point of h(t) of the bipolar signal applied to the input side.
It goes without saying that it can be made to work at T 1 , but when g(t) is added, the transformation point
As mentioned above, it is driven by T 2 and causes jitter. FIG. 5 is a block diagram showing the configuration of an embodiment according to the present invention. In the figure, 10 is a DPLL circuit as described in FIG. 4, 11 is a full-wave rectifier circuit, 12 is a comparison circuit, and 13 is a register,
14 is an AND circuit. In such a configuration, when a bipolar signal as shown in Figure 3 is applied to the input (1N) terminal, the signal is corrected to the same polarity by the full-wave rectifier circuit and becomes as shown in Figure 2. Eye pattern signals can be obtained. Comparison circuit 1
2 compares the magnitude with the added data signal using 1/2 of the peak value of the single pulse response as a reference, and if there is a pulse response in the output of the added full-wave rectifier circuit 11, A pulse is generated and output at the rising transition point. register 13
is composed of, for example, a T-type flip-flop circuit, receives the output "0" or "1" from the comparator circuit 12, stores it, and outputs the DPLL circuit 10.
It is reset in response to the output of the frequency divider circuit 3 in the circuit. Therefore, at the time when the conversion point pulse is generated in the output of the comparator circuit 12, the register 13 stores the data immediately before that point. The AND circuit 14 receives the storage output of the register 13 and the output of the comparator circuit 12, performs an AND operation, and applies this to the phase detection circuit 1 in the DPLL circuit 10 as a phase control input. When the AND circuit 14 receives the conversion point pulse "1" from the comparator circuit 12, it outputs a negative output "1" from the terminal of the register 13 only if the previous data stored in the register 13 is "0". Then, the conversion point pulse is
Can be sent to the DPLL circuit. In other words, when a single pulse response occurs, the fact that the immediately preceding data is "0" means that there is no pulse that interferes immediately before, and therefore the above pulse response is h(t) in Figure 2
, and the resulting transformation point is the desired T 1 . On the other hand, if the data is "1" immediately before the rising conversion point, the conversion point will be at g(t) in Figure 2.
T 2 , and no control output appears from the AND circuit 14. As is clear from the above description, according to the present invention, by utilizing conversion points of a data signal having a frame containing binary "1" and "0",
Since only one of the conversion points T 1 and T 2 of the two response pulses can be used as control information, performance is improved in that the occurrence of jitter (T 1 - T 2 ) can be reliably suppressed. The effect is great.
第１図は伝送路における単一パルス応答を示す
波形図、第２図はアイパターンを示す波形図、第
３図は本発明に適用されるバイポーラ信号のフレ
ーム構成を示す図、第４図はDPLL回路の従来例
を示すブロツク図、第５図は本発明による実施例
を示すブロツク図である。図において、１は位相
検波回路、２はゲート回路、３は分周回路、１０
はDPLL回路、１１は全波整流回路、１２は比較
回路、１３はレジスタ、１４は論理積回路であ
る。
FIG. 1 is a waveform diagram showing a single pulse response in a transmission path, FIG. 2 is a waveform diagram showing an eye pattern, FIG. 3 is a diagram showing the frame structure of a bipolar signal applied to the present invention, and FIG. FIG. 5 is a block diagram showing a conventional example of a DPLL circuit, and FIG. 5 is a block diagram showing an embodiment according to the present invention. In the figure, 1 is a phase detection circuit, 2 is a gate circuit, 3 is a frequency divider circuit, 10
1 is a DPLL circuit, 11 is a full-wave rectifier circuit, 12 is a comparison circuit, 13 is a register, and 14 is an AND circuit.
Claims (1)
るバイポーラ信号の立ち上り（または立ち下り）
変換点情報をもとに位相を制御し、該バイポーラ
信号のなかから該バイポーラ信号に同期したタイ
ミング信号を抽出するタイミング抽出回路におい
て、前記立ち上り（または立ち下り）変換点が符
号系列により複数点存在する場合に、変換点が存
在する直前のデータを記憶するレジスタを備え、
該レジスタの内容との比較により選び出された特
定の立ち上り（または立ち下り）変換点のみによ
つて位相を制御するようにしたことを特徴とする
タイミング抽出回路。1 Rising (or falling) of a bipolar signal with a frame structure including binary “1” and “0”
In a timing extraction circuit that controls the phase based on conversion point information and extracts a timing signal synchronized with the bipolar signal from the bipolar signal, there are multiple rising (or falling) conversion points depending on the code sequence. In the case of
A timing extraction circuit characterized in that the phase is controlled only by a specific rising (or falling) conversion point selected by comparison with the contents of the register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14773378A JPS5575363A (en) | 1978-12-01 | 1978-12-01 | Timing extracting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14773378A JPS5575363A (en) | 1978-12-01 | 1978-12-01 | Timing extracting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5575363A JPS5575363A (en) | 1980-06-06 |
| JPS6138663B2 true JPS6138663B2 (en) | 1986-08-30 |
Family
ID=15436905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14773378A Granted JPS5575363A (en) | 1978-12-01 | 1978-12-01 | Timing extracting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5575363A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117839A (en) * | 1983-11-29 | 1985-06-25 | Fujitsu Ltd | Clock extracting system |
| EP0209306B1 (en) * | 1985-07-09 | 1992-06-10 | Nec Corporation | Phase-locked clock regeneration circuit for digital transmission systems |
-
1978
- 1978-12-01 JP JP14773378A patent/JPS5575363A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5575363A (en) | 1980-06-06 |
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