JPS6131647B2 - - Google Patents
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- JPS6131647B2 JPS6131647B2 JP54087741A JP8774179A JPS6131647B2 JP S6131647 B2 JPS6131647 B2 JP S6131647B2 JP 54087741 A JP54087741 A JP 54087741A JP 8774179 A JP8774179 A JP 8774179A JP S6131647 B2 JPS6131647 B2 JP S6131647B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/26—Circuits for superheterodyne receivers
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- Signal Processing (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
本発明は位相同期ループ（以下PLLという）回
路によつて制御される局部発振回路を用いた受信
装置において、受信周波数が任意の周波数間隔で
変化でき、高安定度の同調ができるように構成さ
れたシンセサイザ式受信装置に関するものであ
る。Detailed Description of the Invention The present invention provides a receiving device using a local oscillation circuit controlled by a phase-locked loop (hereinafter referred to as PLL) circuit, in which the receiving frequency can be changed at arbitrary frequency intervals, and the receiving device can achieve high stability. The present invention relates to a synthesizer-type receiving device configured to allow tuning.
従来、シンセサイザ方式のラジオ受信機の１例
として、ダブルスーパー方式の第１局部発振器を
SLL回路で構成し、第２局部発振器を連続可変の
発振器で構成したものがある。すなわち、第１局
部発振器をたとえば1MHzごとにロツクするPLL
回路で構成し、これによつて信号周波数を第１中
間周波数に変換する。この信号をさらに周波数変
化幅が1MHzの連続可変発振器（第２局部発振
器）で第２中間周波数に変換するという方法であ
る。しかるに、このような方法ではある信号を受
信するのに、まず、第１局部発振器の周波数を設
定し、さらに第２局部発振器で微同調するという
２操作を余義なくされてきた。したがつて、同調
操作がめんどうであり、特に広い周波数範囲にわ
たつて信号を探索しなければならない場合には非
常にわずらわしいものであつた。このようにしな
ければならなかつた原因は、PLL回路でロツクで
きる最小周波数間隔が位相比較器にはいる基準周
波数によつて決定されるが、これをあまり低くす
ると局部発振器のＣ／Ｎ比が悪化するからであ
り、したがつて、第１局部発振器で粗調してお
き、第２局部発振器で微調するという方法を取ら
ざるを得なかつた。また、この場合、第１局部発
振器はPLLで制御されるために非常に安定度が良
いが、第２局部発振器は従来通りのLC発振器で
あるために安定度にやゝ難点があつた。 Conventionally, as an example of a synthesizer type radio receiver, a double super type first local oscillator is used.
Some devices are constructed with an SLL circuit, and the second local oscillator is a continuously variable oscillator. In other words, a PLL that locks the first local oscillator every 1MHz, for example.
A circuit is configured to convert the signal frequency to a first intermediate frequency. This signal is further converted to a second intermediate frequency using a continuously variable oscillator (second local oscillator) with a frequency change width of 1 MHz. However, in order to receive a certain signal with this method, it has been necessary to first set the frequency of the first local oscillator and then perform fine tuning with the second local oscillator. Therefore, the tuning operation is troublesome, especially when a signal has to be searched over a wide frequency range. The reason why we had to do this is that the minimum frequency interval that can be locked by the PLL circuit is determined by the reference frequency input to the phase comparator, but if this is set too low, the C/N ratio of the local oscillator will deteriorate. Therefore, it was necessary to use a method in which the first local oscillator performs coarse adjustment and the second local oscillator performs fine adjustment. Further, in this case, the first local oscillator has very good stability because it is controlled by the PLL, but the second local oscillator is a conventional LC oscillator, so there is a problem in stability.
本発明はこのような従来の欠点を解消するもの
であり、以下本発明について実施例の図面と共に
説明する。 The present invention eliminates such conventional drawbacks, and will be described below with reference to drawings of embodiments.
第１図は本発明による一実施例を示す。同図に
おいて、アンテナ１から入来した信号はバラクタ
３を有する高周波アンプ２で増幅され、第１局部
発振器５の出力および周波数混合器４で第１中間
周波数に変換される。これは、さらに第１中間周
波数アンプ７で増幅され、周波数混合器８で第２
中間周波数に変換された後に第２中間周波アンプ
１３で増幅され、検波器１４で検波される。検波
された音声出力は低周波アンプ１５で増幅され、
スピーカ１６に供給される。一方、第１局部発振
器５の出力の一部は周波数混合器３０によつて発
振器９の出力とミツクスダウンされ、プログラマ
ブルカウンタ１８に供給され、分周比設定回路２
１によつて設定された分周比Ｎに応じて分周され
て位相比較器２０に印加され、基準周波数発生回
路１７の出力と位相が比較される。上記位相比較
器２０の出力はローパスフイルタ（LPF）１９を
経てバラクタ６，３に印加される。これにより第
１局部発振器５の周波数が制御され、いわゆる
PLL回路が構成される。これを第１のPLL回路２
８とする。同様に、バラクタ１２を有する発振器
１１（分周比設定回路２５により分周比ｎが設定
される）、プログラマブルカウンタ２４、基準周
波数発生回路２３、位相比較器２６、ローパスフ
イルタ（LPF）２７によつて第２のPLL回路２９
が構成されている。発振器１１の出力は分周器１
０により１／Ｍに分周され、周波数混合器３１に
よつて発振器９の出力とミツクスアツプされ、信
号受信系の周波数混合器８に供給される。すなわ
ち、発振器１１の出力を直接第２局部発振周波数
として使用するのではなく、１／Ｍに分周した後
に第２局部発振周波数として使用すべく第２局部
発振器を構成しているため、第２局部発振器の変
化し得る最小周波数間隔は第２のPLL回路２９で
ロツク可能な最小周波数間隔の１／Ｍにすること
がが可能となる。以上の様子を数式で説明すると
次のようになる。入力信号周波数をS、基準周
波数発生回路１７，２３の出力周波数をそれぞれ
Ｆ、、プログラマブルカウンタ１８，２４の分
周比をそれぞれＮ、ｎ、発振器９の発振周波数を
Xとすれば、
局部発振器５の周波数はX＋Ｎ・Ｆ
周波数混合器４の出力周波数はX＋Ｎ・Ｆ−S
発振器１１の発振周波数はｎ・
周波数混合器３１の出力周波数はX＋（ｎ・／
Ｍ）となり、したがつて、周波数混合器８の出力
周波数は
X＋（ｎ・／Ｍ）−（X＋Ｎ・Ｆ−S）
＝ｎ・／Ｍ−Ｎ・Ｆ＋S
となる。この周波数は第２中間周波アンプ１３の
中心周波数iに等しくなるできであるから、
i＝ｎ・／Ｍ−Ｎ・Ｆ＋S
∴S＝Ｎ・Ｆ−ｎ（／Ｍ）＋i ……(1)
となる。（ただし、Ｎ，ｎ，Ｍは整数）
上式から明らかなように受信周波数は第1PLL
回路２８により周波数間隔Ｆごとに粗調され、第
2PLL回路２９により周波数／Ｍごとに微調さ
れることがわかる。 FIG. 1 shows an embodiment according to the invention. In the figure, a signal coming from an antenna 1 is amplified by a high frequency amplifier 2 having a varactor 3, and converted to a first intermediate frequency by the output of a first local oscillator 5 and a frequency mixer 4. This is further amplified by the first intermediate frequency amplifier 7, and the second intermediate frequency is amplified by the frequency mixer 8.
After being converted to an intermediate frequency, it is amplified by a second intermediate frequency amplifier 13 and detected by a detector 14. The detected audio output is amplified by a low frequency amplifier 15,
The signal is supplied to the speaker 16. On the other hand, a part of the output of the first local oscillator 5 is mixed down with the output of the oscillator 9 by the frequency mixer 30, and is supplied to the programmable counter 18.
The frequency is divided according to the frequency division ratio N set by 1 and applied to the phase comparator 20, and the phase is compared with the output of the reference frequency generation circuit 17. The output of the phase comparator 20 is applied to the varactors 6 and 3 via a low pass filter (LPF) 19. This controls the frequency of the first local oscillator 5, so-called
A PLL circuit is configured. This is the first PLL circuit 2
8. Similarly, an oscillator 11 having a varactor 12 (the division ratio n is set by a division ratio setting circuit 25), a programmable counter 24, a reference frequency generation circuit 23, a phase comparator 26, and a low-pass filter (LPF) 27 are used. Second PLL circuit 29
is configured. The output of oscillator 11 is divided by frequency divider 1
The frequency is divided by 0 to 1/M, mixed up with the output of the oscillator 9 by the frequency mixer 31, and supplied to the frequency mixer 8 of the signal receiving system. That is, the second local oscillator is configured to use the output of the oscillator 11 as the second local oscillation frequency after dividing it by 1/M, rather than directly using it as the second local oscillation frequency. The minimum frequency interval that the local oscillator can change can be made 1/M of the minimum frequency interval that can be locked by the second PLL circuit 29. The above situation can be explained numerically as follows. The input signal frequency is S , the output frequencies of the reference frequency generation circuits 17 and 23 are respectively F, the division ratios of the programmable counters 18 and 24 are N and n, respectively, and the oscillation frequency of the oscillator 9 is
If X , the frequency of the local oscillator 5 is X +N・F The output frequency of the frequency mixer 4 is /
M), and therefore, the output frequency of the frequency mixer 8 is X + ( n./M ) - ( Since this frequency is equal to the center frequency i of the second intermediate frequency amplifier 13, i = n・/M−N・F+ S ∴ S = N・F−n(/M)+ i ……(1 ) becomes. (However, N, n, M are integers) As is clear from the above formula, the receiving frequency is the 1st PLL
The circuit 28 coarsely adjusts the frequency at every frequency interval F.
It can be seen that the 2PLL circuit 29 finely adjusts the frequency/M.
なお、発振器９の発振周波数Xが受信周波数
に関係しないということも、この回路構成の特微
である。また、発振器９の配置を第２図のように
変えても上述と同様の動作を得ることができる。
第２図において、発振器９の出力は直接周波数混
合器８に供給されれる。一方、分周器１０の出力
は周波数混合器３１によつて上記発振器９の出力
と混合され、さらにこの出力は混合器３０によつ
て発振器５の出力と混合されるように構成されて
いる。発振器９の周波数はX、分周器１０の出
力はｎ・／Ｍであるから、周波数混合器３１の
出力はX−ｎ・／Ｍとなり、発振器５の周波
数はＮ・Ｆ＋X−ｎ・／Ｍとなる。したがつ
て混合器４の出力はNF＋X−ｎ／Ｍ−Sとな
り、混合器８の出力は
X−（NF＋X−n〓／Ｍ−S）
＝ｎ・／Ｍ−Ｎ・Ｆ＋S
となる。これは第２中間周波アンプ１３の中心周
波数iに等しくなるできであるから、
i＝ｎ・／Ｍ−Ｎ・Ｆ＋S
∴S＝Ｎ・Ｆ−ｎ・／Ｍ＋i …(2)
となり、前述の第(1)式に等しくなる。 Note that another feature of this circuit configuration is that the oscillation frequency X of the oscillator 9 is not related to the reception frequency. Further, even if the arrangement of the oscillator 9 is changed as shown in FIG. 2, the same operation as described above can be obtained.
In FIG. 2, the output of oscillator 9 is fed directly to frequency mixer 8. In FIG. On the other hand, the output of the frequency divider 10 is mixed with the output of the oscillator 9 by a frequency mixer 31, and this output is further mixed with the output of the oscillator 5 by the mixer 30. Since the frequency of the oscillator 9 is X and the output of the frequency divider 10 is n·/M, the output of the frequency mixer 31 is X −n·/M, and the frequency of the oscillator 5 is N·F+ X −n·/ It becomes M. Therefore, the output of mixer 4 becomes NF + X −n/M− S , and the output of mixer 8 becomes X − ( NF + . Since this is equal to the center frequency i of the second intermediate frequency amplifier 13, i = n・/M−N・F+ S ∴ S = N・F−n・/M+ i (2), and the above-mentioned is equal to Equation (1).
さて、前述の説明において＝1KHz、Ｍ＝10
とすれば、発振器１１の周波数は1KHz毎にロツ
クすることが可能であるから分周器１０の出力は
100Hzごとに変化することになる。すなわち、周
波数混合器８に対する第２局部発振器の周波数は
100Hz毎に変化させることが可能となる。ただ
し、分周器１０の出力は周波数混合器３１によつ
てミツクスアツプされているから絶対値は変化す
るが、周波数間隔は変らない。また、第１のPLL
回路２８において、Ｆ＝1KHzとすれば、第１局
部発振器５は1KHzごとに変化することが可能
で、受信周波数を1KHz刻みで粗調することがで
きる。これと前述の第２局部発振器が100Hzごと
に変化できるということから、結局、信号受信周
波数は100Hzごとに同調できるということにな
る。このように1KHzごとの同調を第１局部発振
器５で、100Hzごとの同調を第２局部発振器で行
なうことにし、これを連続的に動作させるため
に、ｎが10ステツプ変化するごとにＮを１ステツ
プずつ変化させるごとくＮ，ｎを分周比演算回路
２２で演算するように構成する。分周比演算回路
２２はたとえばマイクロコンピユータなどで容易
に実現できる。 Now, in the above explanation = 1KHz, M = 10
Then, since the frequency of the oscillator 11 can be locked every 1KHz, the output of the frequency divider 10 is
It will change every 100Hz. That is, the frequency of the second local oscillator for the frequency mixer 8 is
It is possible to change it every 100Hz. However, since the output of the frequency divider 10 is mixed up by the frequency mixer 31, the absolute value changes, but the frequency interval remains the same. Also, the first PLL
In the circuit 28, if F=1 KHz, the first local oscillator 5 can change every 1 KHz, and the reception frequency can be roughly adjusted every 1 KHz. Considering this and the fact that the second local oscillator mentioned above can change every 100Hz, it follows that the signal reception frequency can be tuned every 100Hz. In this way, the first local oscillator 5 performs tuning every 1KHz, and the second local oscillator performs tuning every 100Hz.In order to operate this continuously, N is changed by 1 every time n changes by 10 steps. The frequency division ratio calculation circuit 22 is configured to calculate N and n by changing them step by step. The frequency division ratio calculation circuit 22 can be easily realized by, for example, a microcomputer.
また、以上の説明ではＭ＝10としたが、これを
他の任意の整数に置き替えることができるのは勿
論であり、この時には周波数Ｆ，も同時に考慮
し、可変し得る周波数の最小間隔を目的の値に設
定することができる。 Also, in the above explanation, M = 10, but it is of course possible to replace this with any other integer, and in this case, the frequency F is also taken into account, and the minimum interval between the frequencies that can be varied is determined. Can be set to desired value.
以上のように本発明によれば、第１、第２の局
部発振器をともにPLL回路で構成し得るから、周
波数安定度の非常に優れた受信機を構成すること
が出来、かつ、可変し得る周波数の最小間隔を基
準周波数発生回路の出力周波数および分周器の分
周比Ｍによつて任意に細かくし得るという大きな
特徴を有するものである。また、分周比Ｎ，ｎを
別のデイジタルメモリー素子により記憶し、これ
を任意に呼び出すことがきるように構成しておけ
ば、周波数精度の高いプリセツト同調も可能であ
る。 As described above, according to the present invention, since both the first and second local oscillators can be configured with PLL circuits, it is possible to configure a receiver with extremely excellent frequency stability, and it is possible to make the frequency variable. This system has a major feature in that the minimum frequency interval can be arbitrarily made finer by adjusting the output frequency of the reference frequency generation circuit and the frequency division ratio M of the frequency divider. Furthermore, if the frequency division ratios N and n are stored in separate digital memory elements and configured so that they can be recalled at will, preset tuning with high frequency accuracy is also possible.
第１図は本発明のシンセサイザ式受信装置の一
実施例を示すブロツクダイヤグラム、第２図は本
発明のシンセサイザ式受信装置の他の実施例を示
す要部のブロツクダイヤグラムである。
４，８…周波数混合器、２８，２９…PLL回
路、５…第１局部発振器、９…発振器、３０，３
１…周波数混合器、１７，２３…基準周波数発振
器、１８，２４…プログラマブルカウンタ、２
０，２６…位相比較器、２１，２５…分周比設定
回路、２２…分周比演算回路、１０…分周器。
FIG. 1 is a block diagram showing one embodiment of the synthesizer type receiving apparatus of the present invention, and FIG. 2 is a block diagram of essential parts showing another embodiment of the synthesizer type receiving apparatus of the present invention. 4, 8... Frequency mixer, 28, 29... PLL circuit, 5... First local oscillator, 9... Oscillator, 30, 3
1... Frequency mixer, 17, 23... Reference frequency oscillator, 18, 24... Programmable counter, 2
0, 26... Phase comparator, 21, 25... Frequency division ratio setting circuit, 22... Frequency division ratio calculation circuit, 10... Frequency divider.
Claims (1)
の発振回路の出力によつて入力信号周波数を第１
中間周波数に変換し、第２の位相同期ループ回路
で制御される第２の発振回路の出力を分周器によ
り分周し、この出力と第３の発振回路の出力とを
混合する第１の周波数混合器の出力により上記第
１中間周波数を第２中間周波数に変換し、一方、
上記第１の発振回路の出力と上記第３の発振回路
の出力とを混合する第２の周波数混合器の出力を
上記第１の位相同期ループ回路のプログラマブル
カウンタに供給するとともに、上記第１、第２の
位相同期ループ回路のプログラマブルカウンタの
分周比を分周比演算回路により連動制御するよう
にしたことを特徴とするシンセサイザ式受信装
置。 ２ 分周器出力の可変し得る最大周波数間隔と、
第１の発振回路の可変し得る最小周波数間隔とを
等しくしたことを特徴とする特許請求の範囲第１
項記載のシンセサイザ式受信装置。[Claims] 1. The first phase-locked loop circuit controlled by the first phase-locked loop circuit.
The input signal frequency is set to the first by the output of the oscillation circuit.
A first oscillation circuit converts the output into an intermediate frequency, divides the output of the second oscillation circuit controlled by the second phase-locked loop circuit by a frequency divider, and mixes this output with the output of the third oscillation circuit. converting the first intermediate frequency into a second intermediate frequency by the output of the frequency mixer;
The output of a second frequency mixer that mixes the output of the first oscillation circuit and the output of the third oscillation circuit is supplied to the programmable counter of the first phase-locked loop circuit; A synthesizer-type receiving device characterized in that a frequency division ratio of a programmable counter of a second phase-locked loop circuit is controlled in conjunction with a frequency division ratio calculation circuit. 2 Maximum variable frequency interval of frequency divider output,
Claim 1 characterized in that the variable minimum frequency intervals of the first oscillation circuit are made equal.
Synthesizer-type receiving device described in Section 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8774179A JPS5612133A (en) | 1979-07-10 | 1979-07-10 | Synthesizer type receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8774179A JPS5612133A (en) | 1979-07-10 | 1979-07-10 | Synthesizer type receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5612133A JPS5612133A (en) | 1981-02-06 |
| JPS6131647B2 true JPS6131647B2 (en) | 1986-07-22 |
Family
ID=13923345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8774179A Granted JPS5612133A (en) | 1979-07-10 | 1979-07-10 | Synthesizer type receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5612133A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116251U (en) * | 1987-01-22 | 1988-07-27 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105947U (en) * | 1980-01-18 | 1981-08-18 | ||
| JPS56100527A (en) * | 1980-01-12 | 1981-08-12 | Sony Corp | Double super receiver |
| JPS5833778U (en) * | 1981-08-28 | 1983-03-04 | 三菱電機株式会社 | igniter |
-
1979
- 1979-07-10 JP JP8774179A patent/JPS5612133A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116251U (en) * | 1987-01-22 | 1988-07-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5612133A (en) | 1981-02-06 |
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