JPS61296765A - Hot electron transistor - Google Patents
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Classifications
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7606—Transistor-like structures, e.g. hot electron transistor [HET]; metal base transistor [MBT]
Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、薄層の半導体層を積層して縦方向に電流を流
す形式の高速半導体装置の一種であるホット・エレクト
ロン・トランジスタに於いて、トンネル・バリヤ層を挟
むようにエミッタ・ベース共用層を対向して形成し、前
記トンネル・バリヤ層を挟むそれ等エミッタ・ベース共
用層をコレクタ・バリヤ層を介して挟むようにコレクタ
層を対向して形成することに依り、１個のホット・エレ
クトロン・トランジスタでありながら例えばコンパレー
タとしての作用をすることができるようにしたものであ
る。[Detailed Description of the Invention] [Summary] The present invention provides a tunnel barrier in a hot electron transistor, which is a type of high-speed semiconductor device in which thin semiconductor layers are laminated to allow current to flow in the vertical direction. Emitter/base common layers are formed to face each other so as to sandwich the layers, and collector layers are formed to face each other so as to sandwich the emitter/base common layers sandwiching the tunnel/barrier layer via a collector/barrier layer. In particular, a single hot electron transistor can function as a comparator, for example.
本発明は、例えばコンパレークなどの論理回路を構成す
るのに好適なホット・エレクトロン・トランジスタ（ｈ
ｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏｒ：
ＨＥＴ）に関する。The present invention relates to a hot electron transistor (h) suitable for constructing a logic circuit such as a comparator.
otelectrontransistor:
HET).
近年、例えばヘテロ接合バイポーラ・トランジスタ（ｈ
ｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐ。In recent years, for example, heterojunction bipolar transistors (h
eterojunction bip.
ｔａｒ ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）或いはＨＥ
Ｔなど薄層の半導体層を積層して縦方向に電流を流す高
速半導体装置の開発及び研究が盛んである。tar transistor: HBT) or HE
2. Description of the Related Art There is active research and development into high-speed semiconductor devices in which thin semiconductor layers such as T are laminated to allow current to flow in the vertical direction.
これ等の高速半導体装置を例えばコンピュータやその他
のディジタル処理装置などに適用した場合には、それ自
体が真速であるのもさることながら、高電子移動度トラ
ンジスタ（ｈｉｇｈ ｅ１ｅｃｔｒｏｎ ｍｏｂ
ｉｌｉｔｙ ｔｒａｎｓｉｓ ｔ ｏ ｒ ： Ｈ
ＥＭＴ）などとは異なり、電流駆動能力が大、即ち、伝
達コンダクタンスｇ、が大きい為、負荷容量を充放電す
る時間が短く、その結果、電子装置全体を高速化するこ
とが可能となるものである。When these high-speed semiconductor devices are applied to computers and other digital processing devices, for example, they are not only true-speed devices, but also high-electron mobility transistors (high electron mobility transistors).
utility: H
Unlike EMT), it has a large current drive capability, that is, a large transfer conductance g, so the time to charge and discharge the load capacity is short, and as a result, it is possible to speed up the entire electronic device. be.
ところで、前記高速半導体装置のうち、ＨＥＴは、エミ
ッタ、ベース、コレクタなどを有しては 。By the way, among the above-mentioned high-speed semiconductor devices, the HET has an emitter, a base, a collector, and the like.
いるが、所謂、バイポーラ・トランジスタではなく、そ
れ等の全てがｎ型（若しくはｐ型）半導体層で構成され
ている。However, they are not so-called bipolar transistors, and all of them are composed of n-type (or p-type) semiconductor layers.
前記ＨＥＴのように、エミッタなどの各要素が同導電型
の半導体層で構成されていると、従来は不可能であった
動作をすることが可能な半導体装置を得ることができる
。If each element such as an emitter is formed of a semiconductor layer of the same conductivity type as in the HET described above, a semiconductor device can be obtained that can perform operations that were previously impossible.
例えば、従来、コンパレータは１段につき最低３個のト
ランジスタを必要とし、その配線なども考慮すると、そ
の占有面積はかなり大きなものとなっている。若し、そ
の構成素子数を低減して且つ同じ作用をさせることがで
きれば、半導体装置の高密度化或いは高集積化の面で好
ましいことは云うまでもない。For example, conventionally, a comparator requires at least three transistors per stage, and when wiring and other factors are taken into account, the area occupied by the comparator is quite large. It goes without saying that if the number of constituent elements can be reduced and the same effect can be achieved, it is preferable in terms of higher density or higher integration of semiconductor devices.
本発明は、僅か１個で例えばコンパレータの如き動作を
高速で実行することが可能なＨＥＴを提供しようとする
。The present invention aims to provide a HET that can perform operations such as a comparator at high speed with only one HET.
本発明一実施例を解説する為の図である第１図を借りて
説明する。An explanation will be given with reference to FIG. 1, which is a diagram for explaining one embodiment of the present invention.
本発明のホット・エレクトロン・トランジスタでは、ト
ンネル・バリヤ層（例えばＡｊ！ＧａＡｓトンネル・バ
リヤ層５）を挟むようにエミッタ・ベース共用層（例え
ばｎ型ＧａＡｓエミッタ・ベース共用層４と６）を対向
して形成し、前記トンネル・バリヤを挟むそれ等エミッ
タ・ベース共用層をコレクタ・バリヤ層（例えばＡ２゜
、３ＧａＯ，？Ａｓコレクタ・バリヤ層３と７）を介し
て挟むようにコレクタ層（例えばｎ型ＧａＡｓ層２と８
）を対向して形成するようにしている。In the hot electron transistor of the present invention, emitter-base common layers (for example, n-type GaAs emitter-base common layers 4 and 6) are placed opposite each other so as to sandwich a tunnel barrier layer (for example, Aj!GaAs tunnel barrier layer 5). collector layers (for example, A2°, 3GaO, ?As collector barrier layers 3 and 7) sandwiching the emitter-base common layer sandwiching the tunnel barrier are n-type GaAs layers 2 and 8
) are formed facing each other.
前記手段を採ることに依り、二つあるエミ、り・ベース
共用層のうち、成る時には、何れか一方をエミッタとし
、且つ、他方をベースとして動作させ、そして、成る時
には、前記一方をベースとし、且つ、前記他方をエミッ
タとして動作させることに依り、僅か１個のホット・エ
レクトロン・トランジスタで例えばコンパレータの作用
をさせることができる。By adopting the above means, when forming one of the two emitter/reli/base common layers, one of them is operated as an emitter and the other as a base; , and by operating the other as an emitter, only one hot electron transistor can function as a comparator, for example.
第１図は本発明一実施例の要部切断側面図を表している
。FIG. 1 shows a cutaway side view of essential parts of an embodiment of the present invention.
図に於いて、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
Ａｓコレクタ層、３はＡ１６．ｙ Ｇａｏ、ｔＡｓコレ
クタ・バリヤ層、４はｎ型ＧａＡｓエミッタ・ベース共
用層、５はＡβＧａＡｓ ）ンネル・バリヤ層、６はｎ
型ＧａＡｓエミッタ・ベース共用層、７はＡβ。、ｙ
Ｇａ０．、Ａｓコレクタ・バリヤ層、８はｎ型ＧａＡｓ
コレクタ層、９はコレクタ電極、１０はエミッタ・ベー
ス共用電極、１１はエミッタ・ベース共用電極、１２は
コレクタ電極をそれぞれ示している。尚、本発明に依る
ホット・エレクトロン・トランジスタで集積回路を構成
し得ることは云うまでもない。In the figure, 1 is a semi-insulating GaAs substrate, 2 is an n-type GaAs substrate, and 2 is an n-type GaAs substrate.
As collector layer, 3 is A16. y Gao, tAs collector/barrier layer, 4 is n-type GaAs emitter/base common layer, 5 is AβGaAs) channel barrier layer, 6 is n
type GaAs emitter/base common layer, 7 is Aβ. ,y
Ga0. , As collector/barrier layer, 8 is n-type GaAs
In the collector layer, 9 is a collector electrode, 10 is an emitter/base common electrode, 11 is an emitter/base common electrode, and 12 is a collector electrode. It goes without saying that an integrated circuit can be constructed using the hot electron transistor according to the present invention.
次に第１図に見られる実施例を製造する場合の概略を説
明する。Next, the outline of manufacturing the embodiment shown in FIG. 1 will be explained.
第２図は半絶縁性ＧａＡｓ基板ｌ上に各半導体層を成長
させた状態を表す要部切断側面図であり、以下、第２図
及び第１図を参照しつつ説明する。FIG. 2 is a cross-sectional side view of essential parts showing a state in which each semiconductor layer is grown on a semi-insulating GaAs substrate 1, and will be described below with reference to FIGS. 2 and 1.
第２図参照
（ａ） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌ
ａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適
用することに依り、温度を６００（’Ｃ）とした状態で
、基板１上にコレクタ層２、コレクタ・バリヤ層３、エ
ミッタ・ベース共用層４、トンネル・バリヤ層５、エミ
ッタ・ベース共用層６、コレクタ・バリヤ層７、コレク
タ層８を順に成長させる。See Figure 2 (a) Molecular beam epitaxial growth (molecular beam epitaxial growth)
By applying the ar beam epitaxy (MBE) method, a collector layer 2, a collector/barrier layer 3, an emitter/base common layer 4, and a tunnel barrier are formed on the substrate 1 at a temperature of 600 ('C). Layer 5, emitter/base common layer 6, collector/barrier layer 7, and collector layer 8 are grown in this order.
この場合に於ける各半導体層のデータは次の通りである
。The data for each semiconductor layer in this case is as follows.
＋１） コレクタ層２
不純物濃度：５Ｘ１０１？（■−３〕
厚さ：１０００（人〕
（２） コレクタ・バリヤ層３
不純物濃度：ノン・ドープ
厚さ：１５００（人〕
（３） エミッタ・ベース共用層４
不純物濃度： ５ Ｘ １０ ” （ｃｍ−３）厚さ
：５００（人〕
（４）トンネル・バリヤ層５
不純物濃度：ノン・ドープ
厚さ：５００（人〕
（５） エミッタ・ベース共用層６
不純物濃度： ５ Ｘ １０ ” （ｃｍ−’）厚さ
：ＳＯＯ（人〕
（６） コレクタ・バリヤ層７
不純物濃度：ノン・ドープ
厚さ：１５００（人〕
（７） コレクタ層８
不純物濃度：ノン・ドープ
厚さ：１０００（人〕
第１図参照
山） 通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスとウェット・エツチング法或いはドライ・
エツチング法を適用することに依り、階段状のメサ・エ
ツチングを行ってコレクタ層２の一部表面、エミッタ・
ベース共用層４の一部表面、エミッタ・ベース共用層６
の一部表面をそれぞれ露出させる。+1) Collector layer 2 impurity concentration: 5X101? (■-3) Thickness: 1000 (people) (2) Collector/barrier layer 3 Impurity concentration: Non-doped thickness: 1500 (people) (3) Emitter/base common layer 4 Impurity concentration: 5 x 10” ( cm-3) Thickness: 500 (people) (4) Tunnel barrier layer 5 Impurity concentration: Non-doped thickness: 500 (people) (5) Emitter/base common layer 6 Impurity concentration: 5 x 10” (cm -') Thickness: SOO (people) (6) Collector barrier layer 7 Impurity concentration: Non-doped thickness: 1500 (people) (7) Collector layer 8 Impurity concentration: Non-doped thickness: 1000 (people) (See Figure 1) Resist process and wet etching method or dry etching method in normal photolithography technology
By applying the etching method, step-like mesa etching is performed to partially form the surface of the collector layer 2, emitter layer 2, etc.
Partial surface of base common layer 4, emitter/base common layer 6
A part of the surface of each is exposed.
この場合、ＡｌＧａＡｓに対してはフッ酸系エツチング
液を用いたウェット・エツチング法を、また、ＧａＡｓ
に対してはＣＣｌ２Ｆ２＋）１ｅガスを反応ガスとして
用いたドライ・エツチング法をそれぞれ適用すると良い
。In this case, a wet etching method using a hydrofluoric acid etching solution is used for AlGaAs, and a wet etching method using a hydrofluoric acid etching solution is used for AlGaAs.
For these, it is preferable to apply a dry etching method using CCl2F2+)1e gas as a reaction gas.
（Ｃ） 通常のフォト・リソグラフィ技術及びリフト
・オフ法を適用することに依り、コレクタ電極９、エミ
ッタ・ベース共用電極１０及び１１、コレクタ電極１２
を形成して完成する。(C) Collector electrode 9, emitter/base common electrodes 10 and 11, collector electrode 12 by applying normal photolithography technology and lift-off method.
Form and complete.
尚、前記各電極の材料及び厚さとして、ＡｕＱｅ ＨＡ
ｕ／ＷＳ ｉ ： ２００ （人） ・１０００〔
人）／３０００Ｃ人〕を採用することができる。Note that the material and thickness of each electrode are AuQe HA
u/WS i: 200 (people) ・1000 [
person)/3000C person] can be employed.
第３図は前記のようにして作成したホット、エレクトロ
ン・トランジスタの熱平衡状態に於けるエネルギ・バン
ド・ダイヤグラムを表していて、第１図及び第２図に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。Figure 3 shows the energy band diagram of the hot electron transistor created as described above in a thermal equilibrium state, and the same symbols as those used in Figures 1 and 2 are the same. shall represent a part or have the same meaning.
図に於いて、Ｅ、はフェルミ・レベル、ＥＣはコンダク
ション・バンドの底、Ｅｖはバレンス・バンドの頂をそ
れぞれ示している。In the figure, E indicates the Fermi level, EC indicates the bottom of the conduction band, and Ev indicates the top of the valence band.
次に第４図乃至第６図を参照しつつ本発明一実施例の動
作について説明する。Next, the operation of one embodiment of the present invention will be described with reference to FIGS. 4 to 6.
第４図乃至第６図に於いて、（Ａ）は何れも模式的なエ
ネルギ・バンド・ダイヤグラムを、そして、（Ｂ）は何
れも本発明のホット・エレクトロン・トランジスタに関
し本発明者が提案する等価回路図をそれぞれ表し、第１
図乃至第３図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。4 to 6, (A) is a schematic energy band diagram, and (B) is a hot electron transistor of the present invention proposed by the present inventor. Each represents an equivalent circuit diagram, and the first
The same symbols as those used in FIGS. 3 to 3 represent the same parts or have the same meaning.
第４図（Ａ）及び（Ｂ）参照
この図は、工、ミッタ・ベース共用層４及び６に負の同
電位の信号が入力された場合を表し、この状態では、コ
レクタ層２及び８の何れにも電流は流れ込まず、コレク
タ電極９及び１２に出力が現れることはない。Refer to FIGS. 4(A) and 4(B). This figure shows the case where signals of the same negative potential are input to the transmitter/base common layers 4 and 6. In this state, the collector layers 2 and 8 No current flows into any of them, and no output appears at collector electrodes 9 and 12.
第５図（Ａ）及び（Ｂ）参照
この図は、エミッタ・ベース共用層４及び６にｒ４＜６
＜ＯＪの状態で信号が入力された場合を表し、この状態
では、エミッタ・ベース共用Ｎ４がエミッタ、エミッタ
・ベース共用層６がベースの役割を果たし、矢印で指示
しであるように、エミッタ・ベース共用層４からエミッ
タ・ベース共用層６にトンネル・バリヤ層５を介し電子
が注入されてコレクタ層８に到達する。即ち、コレクタ
層８に電流が流れ込み、コレクタ電極１２には負の出力
が現れ、コレクタ電極９は０電位となる。Refer to FIGS. 5(A) and 5(B). This figure shows that r4<6 in the emitter/base common layers 4 and 6.
In this state, the emitter/base common layer 6 plays the role of the emitter and the emitter/base common layer 6 plays the role of the base. Electrons are injected from the base common layer 4 into the emitter/base common layer 6 via the tunnel barrier layer 5 and reach the collector layer 8 . That is, a current flows into the collector layer 8, a negative output appears at the collector electrode 12, and the collector electrode 9 becomes 0 potential.
尚、ｅはホット・エレクトロンを示している。Note that e indicates a hot electron.
第６図（Ａ）及び（Ｂ）参照
この図は、エミッタ・ベース共用Ｎ４及び６にｒ６＜４
＜ＯＪの状態で信号が入力された場合を表し、この状態
では、エミッタ・ベース共用層６がエミッタ、エミッタ
・ベース共用層４がベースの役割を果たし、矢印で指示
しであるように、エミッタ・ベース共用層６からエミッ
タ・ベース共用層４にトンネル・バリヤ層５を介し電子
が注入されてコレクタ層２に到達する。即ち、コレクタ
層２に電流が流れ込み、コレクタ電極９には負の出力が
現れ、コレクタ電極１２はＯ電位となる。Refer to Figures 6(A) and (B). This figure shows that r6<4 for emitter-base common N4 and 6.
<This represents the case where a signal is input in the OJ state. In this state, the emitter/base common layer 6 plays the role of the emitter, the emitter/base common layer 4 plays the role of the base, and as indicated by the arrow, the emitter - Electrons are injected from the base common layer 6 to the emitter/base common layer 4 via the tunnel barrier layer 5 and reach the collector layer 2. That is, a current flows into the collector layer 2, a negative output appears at the collector electrode 9, and the collector electrode 12 becomes O potential.
次に見られる表は前記動作を纏めて表した論理表である
。The next table shown is a logical table that summarizes the operations described above.
本発明に依るホット・エレクトロン・トランジスタでは
、トンネル・バリヤ層を挟むように対向して形成された
エミッタ・ベース共用層と、前記トンネル・バリヤ層を
挟むそれ等エミッタ・ベース共用層をコレクタ・バリヤ
層を介して挟むように対向して形成されたコレクタ層と
を備えた構成を採っている。In the hot electron transistor according to the present invention, the emitter-base common layer is formed to face each other so as to sandwich the tunnel barrier layer, and the emitter-base common layer sandwiching the tunnel barrier layer is used as the collector barrier. The collector layer is formed to face each other so as to be sandwiched therebetween.
このような構成を有していることから、二つあるエミッ
タ・ベース共用層のうち、成る時には、何れか一方をエ
ミッタとし、且つ、他方をベースとして動作させ、また
、成る時には、前記一方をベースとし、且つ、他方をエ
ミッタとして動作させることが可能であり、例えば従来
は３個のトランジスタを必要としていたコンパレータを
僅か１個のトランジスタで構成することが可能となるか
ら、電子回路の高密度化、高集積化に極めて有効であり
、また、ホット・エレクトロン・トランジスタ本来の高
速性も享受することができる。Since it has such a configuration, when it is composed of two emitter-base common layers, one of the layers is used as an emitter and the other is operated as a base, and when it is composed of two, one of the two is used as an emitter and the other is used as a base. It is possible to operate one transistor as a base and the other as an emitter. For example, a comparator that conventionally required three transistors can now be configured with just one transistor, making it possible to implement high-density electronic circuits. It is extremely effective in achieving high integration and high integration, and also enjoys the high speed inherent to hot electron transistors.
第１図は本発明一実施例の要部切断側面図、第２図は基
板上に半導体層を成長させた状態を示す要部切断側面図
、第３図は本発明一実施例の熱平衡状態に於けるエネル
ギ・バンド・ダイヤグラム、第４図乃至第６図は本発明
一実施例の動作を説明する為の図であって何れも（Ａ）
がエネルギ・バンド・ダイヤグラム、（Ｂ）は等価回路
図をそれぞれ表している。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇ
ａ Ａ ｓコレクタ層、３はＡ’０．３ Ｇａ０．。
Ａｓコレクタ・バリヤ層、４はｎ型ＧａＡｓエミッタ・
ベース共用層、５はＡｊ！ＧａＡｓ ）ンネル・バリヤ
層、６はｎ型ＧａＡｓエミッタ・ベース共用層、７はＡ
ｊ２ｏ、：＋ Ｇａｏ、＝ ＡｓＤレクタ、バリヤ層、
８はｎ型ＧａＡｓコレクタ層、９はコレクタ電極、１０
及び１１はエミッタ・ベース共用電極、１２はコレクタ
電極をそれぞれ示している。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 一
本発明一実施例の要部切断側面図
第１図
本完明−実施例の製造工程を説明する
為の要部切Ｗｆｒ＠面図
第２図
本完明−実施例のエネルギ・バンド・ダイヤグラム第３
図
（Ａ）
（Ｂ）
第４図
（Ａ）
（Ｂ）
第５図FIG. 1 is a cutaway side view of essential parts of an embodiment of the present invention, FIG. 2 is a cutaway side view of essential parts showing a state in which a semiconductor layer is grown on a substrate, and FIG. 3 is a thermal equilibrium state of an embodiment of the present invention. The energy band diagrams in FIGS. 4 to 6 are diagrams for explaining the operation of one embodiment of the present invention, and all of them are (A)
(B) represents an energy band diagram, and (B) represents an equivalent circuit diagram. In the figure, 1 is a semi-insulating GaAs substrate, 2 is an n-type G
a As collector layer, 3 is A'0.3 Ga0. . 4 is an n-type GaAs emitter layer.
Base common layer, 5 is Aj! 6 is an n-type GaAs emitter/base common layer, 7 is A
j2o, :+ Gao, = AsD director, barrier layer,
8 is an n-type GaAs collector layer, 9 is a collector electrode, 10
Reference numerals 11 and 11 indicate an emitter/base common electrode, and 12 indicates a collector electrode, respectively. Patent Applicant: Fujitsu Ltd. Representative Patent Attorney: Akira Aitani Representative Patent Attorney: Hiroshi Watanabe 1. Cutaway side view of essential parts of an embodiment of the present invention. Main part cut Wfr @ side view Figure 2 Complete book - Example energy band diagram No. 3
Figure (A) (B) Figure 4 (A) (B) Figure 5
Claims (1)
ミッタ・ベース共用層と、 前記トンネル・バリヤ層を挟むそれ等エミッタ・ベース
共用層をコレクタ・バリヤ層を介して挟むように対向し
て形成されたコレクタ層と を備えてなることを特徴とするホット・エレクトロン・
トランジスタ。[Claims] Emitter/base common layers formed opposite to each other so as to sandwich a tunnel barrier layer, and the emitter/base common layers sandwiching the tunnel barrier layer sandwiched therebetween with a collector/barrier layer interposed therebetween. and a collector layer formed to face each other as shown in FIG.
transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13786185A JPS61296765A (en) | 1985-06-26 | 1985-06-26 | Hot electron transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13786185A JPS61296765A (en) | 1985-06-26 | 1985-06-26 | Hot electron transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296765A true JPS61296765A (en) | 1986-12-27 |
Family
ID=15208467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13786185A Pending JPS61296765A (en) | 1985-06-26 | 1985-06-26 | Hot electron transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296765A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0279587A2 (en) * | 1987-02-14 | 1988-08-24 | Fujitsu Limited | Comparator circuit |
| US4967252A (en) * | 1988-03-18 | 1990-10-30 | 501 Fujitsu Limited | Compound semiconductor bipolar device with side wall contact |
| US5012318A (en) * | 1988-09-05 | 1991-04-30 | Nec Corporation | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
| US5111265A (en) * | 1988-12-06 | 1992-05-05 | Nec Corporation | Collector-top type transistor causing no deterioration in current gain |
| US5138408A (en) * | 1988-04-15 | 1992-08-11 | Nec Corporation | Resonant tunneling hot carrier transistor |
| US6952019B2 (en) * | 2003-02-26 | 2005-10-04 | Sony Corporation | Electron device which controls quantum chaos and quantum chaos controlling method |
-
1985
- 1985-06-26 JP JP13786185A patent/JPS61296765A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0279587A2 (en) * | 1987-02-14 | 1988-08-24 | Fujitsu Limited | Comparator circuit |
| US4967252A (en) * | 1988-03-18 | 1990-10-30 | 501 Fujitsu Limited | Compound semiconductor bipolar device with side wall contact |
| US5138408A (en) * | 1988-04-15 | 1992-08-11 | Nec Corporation | Resonant tunneling hot carrier transistor |
| US5012318A (en) * | 1988-09-05 | 1991-04-30 | Nec Corporation | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
| US5111265A (en) * | 1988-12-06 | 1992-05-05 | Nec Corporation | Collector-top type transistor causing no deterioration in current gain |
| US6952019B2 (en) * | 2003-02-26 | 2005-10-04 | Sony Corporation | Electron device which controls quantum chaos and quantum chaos controlling method |
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