JPS61285489A - Graphic display unit - Google Patents

Graphic display unit

Info

Publication number
JPS61285489A
JPS61285489A JP60128917A JP12891785A JPS61285489A JP S61285489 A JPS61285489 A JP S61285489A JP 60128917 A JP60128917 A JP 60128917A JP 12891785 A JP12891785 A JP 12891785A JP S61285489 A JPS61285489 A JP S61285489A
Authority
JP
Japan
Prior art keywords
pixels
output
graphic
graphic display
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60128917A
Other languages
Japanese (ja)
Other versions
JPH041356B2 (en
Inventor
和彦 坂口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP60128917A priority Critical patent/JPS61285489A/en
Publication of JPS61285489A publication Critical patent/JPS61285489A/en
Publication of JPH041356B2 publication Critical patent/JPH041356B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Image Processing (AREA)
  • Image Generation (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、ラスタ・スキャン方式のグラフィック・ディ
スプレイにおける、図形表示の改善に関するものである
。とくに図形の輪郭部分に生じる階段状のギザギブ(エ
イリアシング)を目立たぬようにする手段に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an improvement in graphic display in a raster scan type graphic display. In particular, it relates to a means for making step-like jagged edges (aliasing) that occur in the contours of figures less noticeable.

(従来の技術) ラスタ・スキャン方式のグラフィック・ディスプレイに
おいて、表示画面に多角形を、内部をある特定の色で塗
りつぶして表示する場合は、通常法のようにして行う。
(Prior Art) In a raster scan type graphic display, when a polygon is displayed on the display screen by filling the inside with a certain color, it is done in a conventional manner.

第8図は三角形の内部を塗りつぶす場合を示した説明図
である。三角形の内部は、頂点P L、P2 、P3の
座標にもとづき、線形補間演禅を行うことにより、塗り
つぶす。すなわら、例えば、点Qを塗りつぶす場合、Q
を含む走査線の両端点PI2.P23の座標を各頂点か
らの距離に関する比例計算により求めた後、走査線方向
に塗りつぶしてゆく。これを三角形上部から下部に向か
って、走査線単位で行うことにより、内部全体を塗りつ
ぶすことができる。
FIG. 8 is an explanatory diagram showing a case where the inside of a triangle is filled in. The interior of the triangle is filled by performing linear interpolation based on the coordinates of vertices P L, P2, and P3. That is, for example, when filling in point Q, Q
Both end points of the scanning line including PI2. After the coordinates of P23 are determined by proportional calculation regarding the distance from each vertex, they are filled in in the scanning line direction. By doing this for each scanning line from the top of the triangle to the bottom, it is possible to fill the entire interior of the triangle.

(発明が解決しようとする問題点) しかし、この結果表示される三角形は、第9図に示すよ
うに図形の周囲のギザギザが目立つという問題がある。
(Problems to be Solved by the Invention) However, the resulting triangle displayed has a problem in that jagged edges around the figure are noticeable, as shown in FIG.

これは、ラスタ・スキャン方式では表示画面が縦横例え
ば512x512画素で構成されており、図形の有無が
表示画素単位で行なわれるので、境界が階段状となるた
めである。
This is because in the raster scan method, the display screen is made up of, for example, 512 x 512 pixels in the vertical and horizontal directions, and the presence or absence of a figure is determined for each display pixel, so the boundaries become step-like.

本発明は上記の問題点を解決するためになされたもので
、ラスタ・スキャン方式のグラフィック・ディスプレイ
において、表示する図形の周囲に生じるギザギザを目立
たないようにした図形表示装置を簡単な構成で実現する
ことを目的とする。
The present invention has been made to solve the above problems, and provides a graphic display device with a simple configuration that makes the jagged edges that occur around the displayed graphic inconspicuous in a raster scan type graphic display. The purpose is to

(問題点を解決するための手段) 本発明に係る図形表示装置は画素数Aで図形表示を行う
図形表示装置において、前記画素数Aの整数n倍の画素
数nAに対応する図形出力を発生する補間手段と、この
補間手段の図形出力をn画素毎に平均化した出力を前記
画素数Aの図形表示出力として発生する中間値発生手段
とを備えたことを特徴とする。
(Means for Solving the Problems) A graphic display device according to the present invention is a graphic display device that displays graphics using a number of pixels A, and generates a graphic output corresponding to a number nA of pixels, which is an integral number n times the number A of pixels. and an intermediate value generating means for generating an output obtained by averaging the graphic output of the interpolating means every n pixels as a graphic display output of the number of pixels A.

(作用)。(action).

上記のような構成の画像処理装置によれば、補間手段で
あらかじめ表示画素数Aの整数n倍の画素数nAに対応
する図形出力を発生させ、この図形出力を中間値発生手
段でn画素毎に平均化して中間的な値の図形出力を発生
することにより、図形の周囲にギザギザが目立たない画
素数への図形表示出力を得ることができる。
According to the image processing device configured as described above, the interpolation means generates in advance a graphic output corresponding to the number of pixels nA which is an integral number n times the display pixel number A, and this graphic output is generated every n pixels by the intermediate value generation means. By averaging the values to generate a graphic output having an intermediate value, it is possible to obtain a graphic display output with a pixel count in which jaggedness is not noticeable around the graphic.

(実施例) 以下本発明を図面を用いて詳しく説明する。(Example) The present invention will be explained in detail below using the drawings.

第1図は本発明に係わる固形表示装置の一実施例を示す
構成ブロック図である。モデリング部10において、1
は図形表示を行う際に必要な座標データや色データを入
力するためのキーボード、2は同タブレット、3は前記
キーボード1およびタブレット2が接続し本図形表示装
置全体の動作を制御するホストコンピュータ、4はこの
ホストコンピュータ3に接続し実行ずべき所定のプログ
ラムが格納されているディスクである。グラフィック部
20において、5はホストコンピュータ3から線分の始
点と終点の座標や、その線分の色などのデータを指示す
る信号S、を入力し、これらの入力データに基づいて所
定の演算を行い、色データ信号S2とこれが書込まれる
べきメモリのアドレスを示す信号S3とを次段に出力す
る補間機構部、6はこの補間機構部5から色データ信号
S2とアドレス信号S3を入力し所定の画素数ごとに平
均化した色信号S2aとそのアドレス信号S3aを次段
に出力する中間値発生部、7はこの中間値発生部6から
のアドレス信号S3aに対応して色信号32aを画素デ
ータとして格納するフレームメモリ、8はこのフレーム
メモリ7からのディジタル画像信号をアナログのビデオ
信号に変換するD/A変換器、9はこのD/A変換器8
からのビデオ信号により図形を表示するラスタ・スキャ
ン方式のCRTである。
FIG. 1 is a block diagram showing an embodiment of a solid state display device according to the present invention. In the modeling section 10, 1
1 is a keyboard for inputting coordinate data and color data necessary for graphic display; 2 is a tablet; 3 is a host computer to which the keyboard 1 and tablet 2 are connected and controls the overall operation of the graphic display device; 4 is a disk which is connected to this host computer 3 and stores a predetermined program to be executed. In the graphics section 20, a signal 5 inputs from the host computer 3 a signal S indicating data such as the coordinates of the start and end points of a line segment and the color of the line segment, and performs predetermined calculations based on these input data. An interpolation mechanism section 6 inputs the color data signal S2 and address signal S3 from the interpolation mechanism section 5 and outputs the color data signal S2 and a signal S3 indicating the address of the memory where this is to be written to the next stage. An intermediate value generation unit outputs the color signal S2a averaged for each number of pixels and its address signal S3a to the next stage, and 7 converts the color signal 32a into pixel data in response to the address signal S3a from the intermediate value generation unit 6. 8 is a D/A converter that converts the digital image signal from the frame memory 7 into an analog video signal, and 9 is this D/A converter 8.
This is a raster scan type CRT that displays graphics using video signals from the computer.

第2図は中間値発生部6の構成を示すブロック回路図で
、11は前記補間機構部5からのアドレス信号S3の一
部を入力するマルチプレクサ、12.13はこのマルチ
プレクサ11の出力により制御され1ライン分の色デー
タ信号S2を記憶するメモリ、14.15はこのマルチ
プレクサ11の出力により制御され次のラインの各1画
素分の色データ信号S2を保持するレジスタ、16は前
記メモリ12.13の出力データ同志を加算する加算器
、17は前記レジスタ14.15の出力データ同志を加
算する加痺器、18は前記加算器16.17の出力デー
タ同志を加算して色信号s2aを発生する加算器である
FIG. 2 is a block circuit diagram showing the configuration of the intermediate value generating section 6, where 11 is a multiplexer that inputs a part of the address signal S3 from the interpolation mechanism section 5, and 12 and 13 are controlled by the output of this multiplexer 11. A memory 14.15 stores the color data signal S2 for one line, a register 14.15 holds the color data signal S2 for each pixel of the next line, which is controlled by the output of the multiplexer 11, and 16 the memory 12.13. An adder 17 adds together the output data of the registers 14 and 15, and 18 adds the output data of the adders 16 and 17 to generate a color signal s2a. It is an adder.

上記のような構成の装置の動作を以下に説明する。ここ
では512X512画素で表示する場合を示す。モデリ
ング部1oは、キーボード1やタブレット2から入力さ
れたデータに基づいて、ホストコンピュータ3がCRT
画面上へ適切な図形を表示するための座標データや色デ
ータを演算し、図形を設計する機能を果す。
The operation of the apparatus configured as described above will be explained below. Here, a case of displaying with 512×512 pixels is shown. In the modeling section 1o, the host computer 3 is configured to
It functions to design shapes by calculating coordinate data and color data to display appropriate shapes on the screen.

グラフィック部20はモデリング部10からの信号を可
視化する機能を有する。補間機構部5はホストコンピュ
ータ3からの入力データS1に基づき、実際の表示画素
数の縦横2倍づつすなわち4倍の大きさの1024X1
024画素を想定した図形出力を発生する。アドレス出
力S3は、X。
The graphics section 20 has a function of visualizing the signals from the modeling section 10. Based on the input data S1 from the host computer 3, the interpolation mechanism unit 5 generates 1024
Generates graphic output assuming 0.024 pixels. Address output S3 is X.

yそれぞれの方向に10ビツトづつ計20ビットの信号
(X方向:ADRO−ADR9,V方向;ADR10−
ADR19)となっている。第4図は上記図形出力の一
例における多角形の一部を示す説明図である。
A total of 20 bits of signal (10 bits in each direction of y) (X direction: ADRO-ADR9, V direction: ADR10-
ADR19). FIG. 4 is an explanatory diagram showing a part of a polygon in an example of the above graphic output.

中間値発生部6において、補間機構部5からの1024
X1024画素の図形データ出力は、マルチプレクサ1
1により制御されて下記の順序でメモリ12,13.レ
ジスタ14.15に2(仮想)走査線づつ格納される。
In the intermediate value generation section 6, 1024 from the interpolation mechanism section 5
The graphic data output of x1024 pixels is sent to multiplexer 1.
1 in the following order: memories 12, 13 . Two (virtual) scanning lines are stored in registers 14 and 15.

すなわち、第3図の説明図に示すように、先ず最初の走
査線L1の一本分をメモリ12(図の画素O)とメモリ
13(図の画素1)に交互に格納し、次の走査線を1゛
画素づつレジスタ14(図の画素2)と15(図の画素
3)に交互に格納する。レジスタ15への…込みか行な
われたときに、メモリ12.13およびレジスタ14.
15に格納された画素データが加0116,17に出力
され、上記画素O〜3のデータが加算される。加篩器1
8で出力データの下位2ビツトを切捨てることにより、
4で割る操作を行う。この結果、加算器18の色データ
出力S2aとして、4画素ごとに出力を平均化した信号
を発生し、レジスタ15への書込み制御信号と同じタイ
ミングのWRITE信号によりフレームメモリ7のアド
レス信号83aで指定される位置に書込まれる。アドレ
ス信号Ssaは、アドレス信号S3のADR1〜9をx
$標用、ADR11〜19をy座標用に用いている。
That is, as shown in the explanatory diagram of FIG. 3, first, one portion of the first scanning line L1 is stored alternately in the memory 12 (pixel O in the diagram) and the memory 13 (pixel 1 in the diagram), and then Lines are stored alternately in registers 14 (pixel 2 in the figure) and 15 (pixel 3 in the figure) one pixel at a time. When register 15 is filled, memory 12.13 and register 14.
The pixel data stored in 15 is output to additions 0116 and 17, and the data of the pixels O to 3 are added. Sieve 1
By cutting off the lower 2 bits of the output data at 8,
Perform the operation of dividing by 4. As a result, a signal is generated as the color data output S2a of the adder 18 by averaging the output for every four pixels, and the signal is specified by the address signal 83a of the frame memory 7 by the WRITE signal at the same timing as the write control signal to the register 15. is written to the location where it will be written. Address signal Ssa sets ADR1 to ADR9 of address signal S3 to x
ADRs 11 to 19 are used for the $ mark and the y coordinate.

第5図は色データ出力82aの相対値を画素位置に対応
して示した説明図である。
FIG. 5 is an explanatory diagram showing relative values of the color data output 82a corresponding to pixel positions.

フレームメモリ7に対する色データ出力S2aの1フレ
一ム分の書込みデータ数は補間機構部5からの出力S2
のデータ数の1/4となり、ちょうど実際の表示画素数
512X512と等しくなるが、色データ出力32aが
中間的な値をとることができるので、表示図形の境界で
は明るさが徐々に変化し、ギザギザ(エイリアシング)
のない滑かな表示となる(アンチ・エイリアシング機能
)。第6図は色データ出力S2aにもとづく表示図形を
、各画素を明るさに対応した大きさで表すことにより、
この様子を示した説明図である。第7図はこれを従来の
装置の場合と比較するために示した説明図である。フレ
ームメモリ7へその走査ta1本分の書込みが終了する
と、補間機構部5からのCLEAR信号によりメモリ1
2.13およびレジスタ14.15をクリアし、次の走
査線書込みに備える。
The number of written data for one frame of the color data output S2a to the frame memory 7 is the output S2 from the interpolation mechanism unit 5.
This is 1/4 of the number of data, which is exactly equal to the actual number of display pixels, 512 x 512. However, since the color data output 32a can take an intermediate value, the brightness gradually changes at the boundaries of the displayed figure. Jagged (aliasing)
The result is a smooth display with no blemishes (anti-aliasing function). FIG. 6 shows a display figure based on the color data output S2a by representing each pixel with a size corresponding to its brightness.
It is an explanatory view showing this situation. FIG. 7 is an explanatory diagram showing this for comparison with the case of a conventional device. When the writing of one scan ta to the frame memory 7 is completed, a CLEAR signal from the interpolation mechanism unit 5 causes the memory 7 to
Clear registers 2.13 and 14.15 and prepare for writing the next scan line.

なお上記の実施例において、色データのビット数を8ビ
ツトとしているが、フレームメモリのビット数に応じて
任意のビット数とすることができる。
In the above embodiment, the number of bits of the color data is 8 bits, but it can be set to any number of bits depending on the number of bits of the frame memory.

またカラーグラフィックスの場合は、色データとしてR
GB3色それぞれについて上記の装置を構成すればよい
In addition, in the case of color graphics, R is used as color data.
The above device may be configured for each of the three colors GB.

また上記の実施例は表示画素数が512X512の場合
であるが、1024X1024,2048X2048な
どの任意の表示画素数とすることができる。
Further, although the above embodiment is a case in which the number of display pixels is 512×512, it may be any number of display pixels such as 1024×1024 or 2048×2048.

また上記の実施例では2X2−4画素ごとの平均値を用
いているが、4X4−16画素あるいは8X8−64画
素ごとに平均してより中間値のきめを細かくしてもよい
。512X512の表示画素に対して、16画素の場合
には2048X2048画素を想定し、64画素の場合
には4096X4096画素を想定すればよい。
Further, in the above embodiment, the average value for every 2×2-4 pixels is used, but the intermediate value may be averaged for every 4×4-16 pixels or 8×8-64 pixels to make the intermediate value finer. For 512×512 display pixels, 2048×2048 pixels may be assumed in the case of 16 pixels, and 4096×4096 pixels may be assumed in the case of 64 pixels.

(発明の効果) 以上述べたように本発明によれば、ラスタ・スキャン方
式のグラフィック・ディスプレイにおいて、表示する図
形の周囲に生じるギザギザを目立たないようにした固形
表示装置を簡単な構成で実現することができる。
(Effects of the Invention) As described above, according to the present invention, it is possible to realize a solid display device with a simple configuration in which jagged edges that occur around displayed figures are made inconspicuous in a raster scan type graphic display. be able to.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明に係る図形表示装置の一実施例を示す構
成ブロック図、第2図は第1図′4A置の要部の構成を
示すブロック回路図、第3図〜第6図は第1図装置の動
作を説明するだめの動作説明図、第7図〜第9図は従来
の図形表示の様子を示す説明図である。 5・・・補間手段、6・・・中間値発生手段、S2・・
・補間手段の図形出力、S2a・・・図形表示出力。
FIG. 1 is a block diagram showing the configuration of an embodiment of the graphic display device according to the present invention, FIG. 2 is a block circuit diagram showing the configuration of the main part at 4A in FIG. FIG. 1 is an explanatory diagram for explaining the operation of the apparatus, and FIGS. 7 to 9 are explanatory diagrams showing conventional graphic display. 5... Interpolation means, 6... Intermediate value generation means, S2...
・Graphic output of interpolation means, S2a...Graphic display output.

Claims (2)

【特許請求の範囲】[Claims] (1)画素数Aで図形表示を行う図形表示装置において
、前記画素数Aの整数n倍の画素数nAに対応する図形
出力を発生する補間手段と、この補間手段の図形出力を
n画素毎に平均化した出力を前記画素数Aの図形表示出
力として発生する中間値発生手段とを備えたことを特徴
とする図形表示装置。
(1) In a graphic display device that displays a graphic using a number of pixels A, an interpolation means for generating a graphic output corresponding to a number nA of pixels which is an integral number n times the number of pixels A, and a graphic output of the interpolation means is generated every n pixels. and intermediate value generating means for generating an averaged output as a graphic display output of the number of pixels A.
(2)中間値発生手段が補間手段から出力される画素信
号をl行づつ保持する保持手段とこの保持手段から各行
ごとにm画素づつ出力されるlm画素の信号を加算する
加算手段とを備えlm=nであることを特徴とする特許
請求の範囲第1項記載の図形表示装置。
(2) The intermediate value generation means includes a holding means for holding pixel signals output from the interpolation means for each l row, and an addition means for adding lm pixel signals output from the holding means for each m pixels for each row. The graphic display device according to claim 1, characterized in that lm=n.
JP60128917A 1985-06-13 1985-06-13 Graphic display unit Granted JPS61285489A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60128917A JPS61285489A (en) 1985-06-13 1985-06-13 Graphic display unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60128917A JPS61285489A (en) 1985-06-13 1985-06-13 Graphic display unit

Publications (2)

Publication Number Publication Date
JPS61285489A true JPS61285489A (en) 1986-12-16
JPH041356B2 JPH041356B2 (en) 1992-01-10

Family

ID=14996567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60128917A Granted JPS61285489A (en) 1985-06-13 1985-06-13 Graphic display unit

Country Status (1)

Country Link
JP (1) JPS61285489A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01195583A (en) * 1988-01-29 1989-08-07 Nec Corp Image superposition system
JPH03107762U (en) * 1990-02-16 1991-11-06

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57162571A (en) * 1981-03-30 1982-10-06 Matsushita Electric Ind Co Ltd Picture signal processing system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57162571A (en) * 1981-03-30 1982-10-06 Matsushita Electric Ind Co Ltd Picture signal processing system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01195583A (en) * 1988-01-29 1989-08-07 Nec Corp Image superposition system
JPH03107762U (en) * 1990-02-16 1991-11-06

Also Published As

Publication number Publication date
JPH041356B2 (en) 1992-01-10

Similar Documents

Publication Publication Date Title
US4475104A (en) Three-dimensional display system
US4609917A (en) Three-dimensional display system
JP3190762B2 (en) Digital video special effects device
JPH09319891A (en) Image processor and its processing method
KR100281949B1 (en) Video drawing device
US7071951B2 (en) Image processor
JP3547250B2 (en) Drawing method
JPS61285489A (en) Graphic display unit
JPH11331700A (en) Image processing unit and image processing method
JPH11272846A (en) Graphic display
JPH11306366A (en) Method and device for graphic operation
JPH0345427B2 (en)
JP2600904B2 (en) Image synthesizing method and apparatus
JPS62204389A (en) Clipping/shielding method by any polygons
JPH08235380A (en) Method and device for displaying polyhedron
JPS62100788A (en) Graphic display unit
JPH11339069A (en) Device and method for image position
JPS63289686A (en) Image shadowing device
JPS61159690A (en) Semitransparent display circuit for crt display unit
JPH0668272A (en) Pseudo three-dimensional image synthetic device
JPH02163886A (en) Three-dimensional graphic processor
JP4580475B2 (en) Arithmetic processing unit and graphic arithmetic unit
JPH0636049A (en) Highlight display method for figure and graphics device
JP3264941B2 (en) Image display control method and apparatus
JPH05120449A (en) Picture processor