JPS61281619A - ホツピング・スイツチ - Google Patents
ホツピング・スイツチInfo
- Publication number
- JPS61281619A JPS61281619A JP12296285A JP12296285A JPS61281619A JP S61281619 A JPS61281619 A JP S61281619A JP 12296285 A JP12296285 A JP 12296285A JP 12296285 A JP12296285 A JP 12296285A JP S61281619 A JPS61281619 A JP S61281619A
- Authority
- JP
- Japan
- Prior art keywords
- information signal
- diode switching
- diode
- switching
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホッピング・スイッチに関し、特に、時分割多
重通信端局の利用効率を改善するホッピング・スイッチ
の改良に関する。
重通信端局の利用効率を改善するホッピング・スイッチ
の改良に関する。
〔従来の技術〕−
近年、ディジタル通信にともない、時分割多重通信方式
（以下ＴＤＭＡ方式という）が実用化さ用対象とされて
いないため、ＴＤＭＡ方式に２ける端局の利用効率は一
般に良くない。これを改良するために、複数のＴＤＭＡ
通信路の情報信号を、あらかじめ時系列的に重複しない
ように各局に対して計画配置し、この計画配置された情
報信号を、送信時においてはホッピングｅスイッチによ
り高速度で一つの情報信号列に編集し、受信時において
はホッピング・スイッチにより、前記情報信号列を高速
度で配分することが行われている。
（以下ＴＤＭＡ方式という）が実用化さ用対象とされて
いないため、ＴＤＭＡ方式に２ける端局の利用効率は一
般に良くない。これを改良するために、複数のＴＤＭＡ
通信路の情報信号を、あらかじめ時系列的に重複しない
ように各局に対して計画配置し、この計画配置された情
報信号を、送信時においてはホッピングｅスイッチによ
り高速度で一つの情報信号列に編集し、受信時において
はホッピング・スイッチにより、前記情報信号列を高速
度で配分することが行われている。
第２図は、従来の受信側における情報信号列の分配用の
ホッピング・スイッチの例の要部を示すブロック図であ
る。なお第２図においては、説明の都合上、一つの情報
信号列を三つの通信路に分配する場合について示してい
る。
ホッピング・スイッチの例の要部を示すブロック図であ
る。なお第２図においては、説明の都合上、一つの情報
信号列を三つの通信路に分配する場合について示してい
る。
第２図において、信号入力端子５１に供給される情報信
号列は、信号分岐回路１により等レベルにて３分岐され
、それぞれダイオード切替素子２゜３および４に入力さ
れる。これらの各ダイオード切替素子の出力側は、それ
ぞれ出力端子５２．５３および５４に接続されている。
号列は、信号分岐回路１により等レベルにて３分岐され
、それぞれダイオード切替素子２゜３および４に入力さ
れる。これらの各ダイオード切替素子の出力側は、それ
ぞれ出力端子５２．５３および５４に接続されている。
他方、切替信号入力端子５５および５６には、符号化さ
れた２ビツトの切替情報信号が供給され、復号化器５に
２いて復号されて、それぞれダイオード切替素子駆動回
路１５．１６および１７に送られる。
れた２ビツトの切替情報信号が供給され、復号化器５に
２いて復号されて、それぞれダイオード切替素子駆動回
路１５．１６および１７に送られる。
ダイオード切替素子駆動回路１ ｓ 、 ｉ ６ｇよび
１７は、すべて同一の回路構成より成って２つ、第２図
に２いては、ダイオード切替素子駆動回路１５０回路構
成のみが示されている。今、ダイオード切替素子駆動回
路１５の動作について説明すると、復号化器５を介して
入力される復号された切替情報信号は、インバータ１１
とトランジスタ１３のベースとに入力される。インバー
タ１１の出力側はトランジスタ１２のベースに接続され
ており、またトランジスタ１２と１３とは、差動増幅回
路を構成して、それぞれのエミッタが共通の定電流源１
４に接続されているため、前記切替情報信号のレベルに
対応して、トランジスタ１３は動作状態または非動作状
態のいずれかの状態をとり、定電流源１４には、いずれ
の状態においても一定の電流が流入する。トランジスタ
１３が動作状態となると、ダイオード切替素子２の制御
端子に電流が流れるが、ダイオード切替素子２は、制御
端子に電流が流れると信号を通過させ、電流が流れない
と信号を阻止する機能を有しており、従って、前記切替
情報信号に制御されて、トラツク列の内あ同一タイミン
グに対応する情報信号が選択されて、出力端子５２を介
して出力される。言うまでもなく、トランジスタ１３が
非動作状態となるタイミングにおいては、このタイミン
グに対応する情報信号列の内の情報信号は阻止されて、
出力端子５２から出力されることはない。
１７は、すべて同一の回路構成より成って２つ、第２図
に２いては、ダイオード切替素子駆動回路１５０回路構
成のみが示されている。今、ダイオード切替素子駆動回
路１５の動作について説明すると、復号化器５を介して
入力される復号された切替情報信号は、インバータ１１
とトランジスタ１３のベースとに入力される。インバー
タ１１の出力側はトランジスタ１２のベースに接続され
ており、またトランジスタ１２と１３とは、差動増幅回
路を構成して、それぞれのエミッタが共通の定電流源１
４に接続されているため、前記切替情報信号のレベルに
対応して、トランジスタ１３は動作状態または非動作状
態のいずれかの状態をとり、定電流源１４には、いずれ
の状態においても一定の電流が流入する。トランジスタ
１３が動作状態となると、ダイオード切替素子２の制御
端子に電流が流れるが、ダイオード切替素子２は、制御
端子に電流が流れると信号を通過させ、電流が流れない
と信号を阻止する機能を有しており、従って、前記切替
情報信号に制御されて、トラツク列の内あ同一タイミン
グに対応する情報信号が選択されて、出力端子５２を介
して出力される。言うまでもなく、トランジスタ１３が
非動作状態となるタイミングにおいては、このタイミン
グに対応する情報信号列の内の情報信号は阻止されて、
出力端子５２から出力されることはない。
上記の作用は、ダイオード切替素子３および４と、それ
ぞれに対応するダイオード切替素子駆動回路１６Ｓよび
１７の場合についても全く同様であり、信号入力端子５
１から供給さｎる情報信号列は、切替信号入力端子５５
および５６から供給される切替情報信号により制御さｎ
、て、ダイオード切替素子２．３および４を介して、そ
れぞれ所定の通信路に分配され、対応する出力端子５２
゜５３および５４より出力される。
ぞれに対応するダイオード切替素子駆動回路１６Ｓよび
１７の場合についても全く同様であり、信号入力端子５
１から供給さｎる情報信号列は、切替信号入力端子５５
および５６から供給される切替情報信号により制御さｎ
、て、ダイオード切替素子２．３および４を介して、そ
れぞれ所定の通信路に分配され、対応する出力端子５２
゜５３および５４より出力される。
従来のホッピング・スイッチにおいては、上述のように
ダイオード切替駆動回路が差動増幅回路により構成され
ているため、切替時間が短かく高速切替が可能であると
いう利点はあるものの、差動増幅回路が通信路に対応す
るダイオード切替素子の数に比例して数多く必要とされ
るため、ダイオード切替素子駆動系の回路構成を複雑化
し、機器構成規模を拡大化するという欠点がある。
ダイオード切替駆動回路が差動増幅回路により構成され
ているため、切替時間が短かく高速切替が可能であると
いう利点はあるものの、差動増幅回路が通信路に対応す
るダイオード切替素子の数に比例して数多く必要とされ
るため、ダイオード切替素子駆動系の回路構成を複雑化
し、機器構成規模を拡大化するという欠点がある。
上記の問題点を解決するために、本発明のボッピンク・
スイッチは、時分割多重通信（ＴＤＭＡ）端局の利用効
率を改善するために、情報信号の編集用または分配用と
して使用されるホッピング・スロツチにおいて、所定の
情報信号を選択して切替える複数のダイオード切替素子
を駆動制御する手段として、前記複数のダイオード切替
素子のそｎぞれに対応する複数の駆動用のトランジスタ
と、前記複数のトランジスタに対する共通の定電流源と
、を備えている。
スイッチは、時分割多重通信（ＴＤＭＡ）端局の利用効
率を改善するために、情報信号の編集用または分配用と
して使用されるホッピング・スロツチにおいて、所定の
情報信号を選択して切替える複数のダイオード切替素子
を駆動制御する手段として、前記複数のダイオード切替
素子のそｎぞれに対応する複数の駆動用のトランジスタ
と、前記複数のトランジスタに対する共通の定電流源と
、を備えている。
以下、本発明について図面を参照して詳細に説明する。
第°１図は、本発明の一実施例の、受信側に２ける情報
信号列の分配用のホッピング・スイッチの要部を示すブ
ロック図である。なお、第１図においては、前述の従来
例に対応して、一つの情報信号列を三つの通信路に分配
する場合について示している。
信号列の分配用のホッピング・スイッチの要部を示すブ
ロック図である。なお、第１図においては、前述の従来
例に対応して、一つの情報信号列を三つの通信路に分配
する場合について示している。
第１図に示されるように、本実施例は、信号分岐回路１
と、ダイオード切替素子２，３および４と、復号化器５
と、トランジスタ６．７，８．および定電流源９を含む
ダイオード切替素子駆動回路１０とを備えている。
と、ダイオード切替素子２，３および４と、復号化器５
と、トランジスタ６．７，８．および定電流源９を含む
ダイオード切替素子駆動回路１０とを備えている。
第１図において、信号入力端子５１に供給される情報信
号列は、信号分岐回路１により等レベルにて３分波さｎ
、それぞれダイオード切替素子２゜３および４に入力さ
れる。これらの各ダイオード切替素子の出力側は、それ
ぞれ出力端子５２，５３および５４に接続されている。
号列は、信号分岐回路１により等レベルにて３分波さｎ
、それぞれダイオード切替素子２゜３および４に入力さ
れる。これらの各ダイオード切替素子の出力側は、それ
ぞれ出力端子５２，５３および５４に接続されている。
他方、切替信号入力端子５５および５６には、符号化さ
れた２ビツトの切替情報信号が供給され、復号化器５に
２いて復号されて、それぞｎダイオード切替素子駆動回
路１０に含まれるトランジスタ６．７ｉ３よび８に送ら
れて、各ベースに入力される。
れた２ビツトの切替情報信号が供給され、復号化器５に
２いて復号されて、それぞｎダイオード切替素子駆動回
路１０に含まれるトランジスタ６．７ｉ３よび８に送ら
れて、各ベースに入力される。
ダイオード切替素子駆動回路１０においては、各トラン
ジスタ６．７および８のエミッタは共通電流源９に接続
されて２つ、また、各コレクタは、それぞれダイオード
切替素子２．３および４に接続さｎている。トランジス
タ６．７および８は、前記切替情報信号により制御され
て、それぞれに動作状態または非動作状態のいずちかの
状態をとるが、一つのタイミングにおいて動作状態をと
り得るのは、常に三つの内の一つに限定される。従って
、定電流源９には、いずちか一つのトランジスタの動作
状態ｔこ対応する一定の電流が常時流入する形となり、
動作上差動増幅回路と同様の機能を有するため、従来の
差動増幅回路の場合と同様、高速度での切替が可能とな
る。
ジスタ６．７および８のエミッタは共通電流源９に接続
されて２つ、また、各コレクタは、それぞれダイオード
切替素子２．３および４に接続さｎている。トランジス
タ６．７および８は、前記切替情報信号により制御され
て、それぞれに動作状態または非動作状態のいずちかの
状態をとるが、一つのタイミングにおいて動作状態をと
り得るのは、常に三つの内の一つに限定される。従って
、定電流源９には、いずちか一つのトランジスタの動作
状態ｔこ対応する一定の電流が常時流入する形となり、
動作上差動増幅回路と同様の機能を有するため、従来の
差動増幅回路の場合と同様、高速度での切替が可能とな
る。
今、復号化器５から送られてくる切替情報信号に制御さ
れて、トランジスタ６が動作状態となるタイミングに２
いては、対応するダイオード切替素子２の制御端子に電
流が流ちるため、ダイオード切替素子２に入力される清
報信号列の内の同一のタイミングに対応する情報信号が
選択さｎて、出力端子５２を介して出力される。トラン
ジスタ６が非動作状態となるタイミングにおいては、こ
のタイミングに対応する情報信号列の内の情報信号が阻
止されることは言うまでもない。
れて、トランジスタ６が動作状態となるタイミングに２
いては、対応するダイオード切替素子２の制御端子に電
流が流ちるため、ダイオード切替素子２に入力される清
報信号列の内の同一のタイミングに対応する情報信号が
選択さｎて、出力端子５２を介して出力される。トラン
ジスタ６が非動作状態となるタイミングにおいては、こ
のタイミングに対応する情報信号列の内の情報信号が阻
止されることは言うまでもない。
上記の作用は、ダイオード切替素子３ｚよび４と、そｎ
ぞれのダイオード切替素子に対応するダイオード切替素
子駆動回路７および８の場合についても全く同様であり
、信号入力端子５１力１ら供給される情報信号列は、切
替信号入力端子５５２よび５６から供給される切替情報
信号により制御されて、ダイオード切替素子２，３およ
び４を介して、そｎぞれ所定の通＠路に分配され、対応
する出力１子５２．５３ｇよび５４より出力される。
ぞれのダイオード切替素子に対応するダイオード切替素
子駆動回路７および８の場合についても全く同様であり
、信号入力端子５１力１ら供給される情報信号列は、切
替信号入力端子５５２よび５６から供給される切替情報
信号により制御されて、ダイオード切替素子２，３およ
び４を介して、そｎぞれ所定の通＠路に分配され、対応
する出力１子５２．５３ｇよび５４より出力される。
上述のように、本発明のホッピング・スイッチにおいて
は、ダイオード切替素子駆動回路は、従来のホッピング
・スイッチの場合ｌこ比較して回路構成が嘲易化され、
低消費電力に台ける高速度切替機能が実現される。なお
、上記の説明においては、情報信号を配分する通信路が
３通信路より成る場合について説明を行ったが、通信路
の数がより多い場合についても本発明のホッピング・ス
イッチが有効に適用されることは言うまでもない。
は、ダイオード切替素子駆動回路は、従来のホッピング
・スイッチの場合ｌこ比較して回路構成が嘲易化され、
低消費電力に台ける高速度切替機能が実現される。なお
、上記の説明においては、情報信号を配分する通信路が
３通信路より成る場合について説明を行ったが、通信路
の数がより多い場合についても本発明のホッピング・ス
イッチが有効に適用されることは言うまでもない。
また、第１図を参照して、受信側において情報信号列を
分配する場合につき説明を行っているが、送信側に２い
て、複数の情報信号を、対応する複数のダイオード切替
素子およびダイオード切替素子駆動回路を介して、一つ
の情報信号列に編集する場合についても、信号の向きが
逆方向に対応するのみで、全く同様に適用されることは
明らかである。
分配する場合につき説明を行っているが、送信側に２い
て、複数の情報信号を、対応する複数のダイオード切替
素子およびダイオード切替素子駆動回路を介して、一つ
の情報信号列に編集する場合についても、信号の向きが
逆方向に対応するのみで、全く同様に適用されることは
明らかである。
以上詳細に説明したように、本発明は、ホッピング・ス
イッチにおけるダイオード切替素子駆動回路の回路構成
を、高速度切替機能を維持しつつ簡易化することができ
るという効果がある。
イッチにおけるダイオード切替素子駆動回路の回路構成
を、高速度切替機能を維持しつつ簡易化することができ
るという効果がある。
第１図は、本発明の一実施例の要部を示すブロック図、
第２図は、従来のホッピング−ダイオードの要部を示す
ブロック図である。 図において、１・・・・・・信号分岐回路、２〜４・・
・・・・ダイオード切替素子、５・・・・・・復号化器
、６〜８゜１２．１３・・・−・・トランジスタ、９．
１４・・・・・・定電流源、１０．１５〜１７・・・・
・・ダイオード切替素子駆動回路、１１・・・・・・イ
ンバータ。
第２図は、従来のホッピング−ダイオードの要部を示す
ブロック図である。 図において、１・・・・・・信号分岐回路、２〜４・・
・・・・ダイオード切替素子、５・・・・・・復号化器
、６〜８゜１２．１３・・・−・・トランジスタ、９．
１４・・・・・・定電流源、１０．１５〜１７・・・・
・・ダイオード切替素子駆動回路、１１・・・・・・イ
ンバータ。
Claims (1)
- 時分割多重通信（ＴＤＭＡ：Ｔｉｍｅ Ｄｉｖｉｓｉｏ
ｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）端局の利用効率
を改善するために、情報信号の編集用または分配用とし
て使用されるホッピング・スイッチにおいて、所定の情
報信号を選択して切替える複数のダイオード切替素子を
駆動制御する手段として、前記複数のダイオード切替素
子のそれぞれに対応する複数の駆動用のトランジスタと
、前記複数のトランジスタに対する共通の定電流源と、
を備えることを特徴とするホッピング・スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12296285A JPS61281619A (ja) | 1985-06-06 | 1985-06-06 | ホツピング・スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12296285A JPS61281619A (ja) | 1985-06-06 | 1985-06-06 | ホツピング・スイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281619A true JPS61281619A (ja) | 1986-12-12 |
Family
ID=14848927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12296285A Pending JPS61281619A (ja) | 1985-06-06 | 1985-06-06 | ホツピング・スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001576A1 (en) * | 1999-06-30 | 2001-01-04 | Intel Corporation | A low power multiplexer with shared, clocked transistor |
-
1985
- 1985-06-06 JP JP12296285A patent/JPS61281619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001576A1 (en) * | 1999-06-30 | 2001-01-04 | Intel Corporation | A low power multiplexer with shared, clocked transistor |
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