JPS6126994A - Semiconductor memory - Google Patents

Semiconductor memory

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Publication number
JPS6126994A
JPS6126994A JP14805284A JP14805284A JPS6126994A JP S6126994 A JPS6126994 A JP S6126994A JP 14805284 A JP14805284 A JP 14805284A JP 14805284 A JP14805284 A JP 14805284A JP S6126994 A JPS6126994 A JP S6126994A
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JP
Japan
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sense amplifier
bit line
data
signal
sensor amplifier
Prior art date
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Application number
JP14805284A
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Japanese (ja)
Inventor
Shiroji Shoren
城二 勝連
Seiji Yamaguchi
山口 聖司
Eisuke Ichinohe
一戸 英輔
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Priority to US06/739,875 priority patent/US4712194A/en
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  • Static Random-Access Memory (AREA)

Abstract

PURPOSE:To reduce the load capacity of a bit line, to speed up reading and to decrease the transient current of the bit line by providing a transfer gate intermitting the bit line in synchronizing with a sensor amplifier control signal. CONSTITUTION:When precharging is completed and a word line X rises in the condition where a bit line B, antis B and B' and the anti B' come to a power source potential VDD, a potential difference in accordance with data contents of a memory cell appears on the bit line. When a sensor amplifier control signal phis goes to ''H'', the potential difference is amplified by a sensor amplifier consisting of P type transistors P4 and P5, N type transistor N1 and N2, etc. In the midist of the amplification, a signal phiSB synchronous with the signal phis goes to ''H'' to turn off transfer gates T1 of P type transistors P00 and P01, N type transistors N00 and N01, etc.; and the bit line B, and its anti B' are separated. Thus the load capacity of the sensor amplifier is reduced, and data is read out a high speed. Simultaneously, a transient current applied to the transistor of the sensor amplifier can be reduced.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、相補形MO3電界効果トランジスタリ装置に
関するものである。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to complementary MO3 field effect transistor devices.

従来例の構成とその問題点 半導体メモリに用いられるC1・MOSスタティックR
AMのセンスアンプは、例えば内部同期式の場合ビット
線の・・イレベルは電源電位(v、D)ロウレベルは接
地電位(GND)であるため第1図に示すようなラッチ
型センスアンプが一般に用いられる。第1図において、
まずビット線のプリチャージ信すφ、がロウレベルとな
ると、Pチャンネル型MOS)ランジスタP1.P2I
P3はONしてビット線B、BがvDD 電位にプリチ
ャージされる。再びφがハイレベルになるとプリチャー
ジは完了する。そして、ワード線Xが選択され・・イレ
ベルに電位か立ち上ると、nチャンネルMOSトランジ
スタN6.N7がONして、このワード線とコラム線Y
により選択されたメモリセルのデータが、ビット線B 
B上に電位差となって現われる。
Conventional configuration and its problems C1 MOS static R used in semiconductor memory
For example, when an AM sense amplifier is an internally synchronized type, the high level of the bit line is the power supply potential (V, D) and the low level is the ground potential (GND), so a latch type sense amplifier as shown in Figure 1 is generally used. It will be done. In Figure 1,
First, when the bit line precharge signal φ becomes low level, the P-channel type MOS transistor P1. P2I
P3 is turned on and bit lines B and B are precharged to the vDD potential. When φ becomes high level again, precharging is completed. Then, when word line X is selected and its potential rises to the I level, n-channel MOS transistor N6. N7 turns on and this word line and column line Y
The data of the memory cell selected by
It appears on B as a potential difference.

このビット線B、Hの電位差がある程度大きくなった時
点でセンスアンプはONして読み出しを開始する。この
ビット線B、Bのセンスアンプに対してメモリ士ル側を
センスアンプの入力信号線と呼ぶものとする。ここで、
第1図中のセンスアンプコントロール信すφ8は、プリ
チャージの期間及びメモリセルのデータが十分にビット
線B、Bの電位差となって現わる期間の間はロウレベル
の状態でnチャンネルM、OSトラ′ンジスタN3はO
FFしだま寸でセンスアンプは作動しない。そこで、φ
8信号がハイレベルとなシ、センスアンプは、ONして
作動を開始し、データが増幅されることになる。
When the potential difference between bit lines B and H becomes large to a certain extent, the sense amplifier turns on and starts reading. The memory side of the bit lines B and B to the sense amplifier will be referred to as the input signal line of the sense amplifier. here,
The sense amplifier control signal φ8 in FIG. 1 remains at a low level during the precharge period and the period when the data in the memory cell appears as a sufficient potential difference between the bit lines B and B to the n-channel M, OS. Transistor N3 is O
The sense amplifier does not operate due to the FF width. Therefore, φ
When the 8 signal is at a high level, the sense amplifier is turned on and starts operating, and the data is amplified.

このように、φ、の信号によりブリ゛チャージされ同電
位になったビット線B、Bはデータを読み出すことによ
り電位差を生じ、センスアンプコントロール信号φ8に
制御されたセンスアンプにより増幅された読み出しデー
タは、センスアンプの出力信号線上を伝わりデータラッ
チ回路によりラッチされる。ここで出力信号線とは、ビ
ット線B、Bのセンスアンプに対してラッチ回路側を言
う。
In this way, the bit lines B and B, which have been precharged to the same potential by the signal φ, generate a potential difference by reading data, and the read data is amplified by the sense amplifier controlled by the sense amplifier control signal φ8. is transmitted on the output signal line of the sense amplifier and latched by the data latch circuit. Here, the output signal line refers to the latch circuit side with respect to the sense amplifiers of bit lines B and B.

上述した一連のデータ読み出し動作において、ピノ)M
B 、Bの負荷容量はビット線のセンスアンプ寸での長
さに依存し、長さが長い抵抗成分も大きくなり、抵抗・
容量積が大きくなるため、高速の読み出しの障害となる
。捷だ、センスアンプコントロール信号φ8のタイミン
グ等もビット線の負荷容量の増加にともないタイミング
マージンを十分に設定する必要がありこれも高速化の障
害となる。このときのタイミング設定とは、ビット線B
、Bにある程度電位差が生じてからセンス アンプが作
動する様にセンスアンプ・コントロールを調節すること
である。
In the series of data read operations described above, Pino) M
The load capacitance of B and B depends on the length of the bit line at the sense amplifier dimension, and the longer the length, the larger the resistance component, and the resistance
Since the capacitance product becomes large, this becomes an obstacle to high-speed reading. However, as the load capacitance of the bit line increases, it is necessary to set a sufficient timing margin for the timing of the sense amplifier control signal φ8, which also becomes an obstacle to speeding up. The timing setting at this time is bit line B
, B is to adjust the sense amplifier control so that the sense amplifier operates after a certain amount of potential difference occurs between the two terminals.

したがって、半導体メモリの集積度の増加に伴ない、ビ
ット線の負荷容量の増加は避けることかできないため、
高速の読み出しかビット線の延長とともに困難となって
きており、ワード線及びその他の回路の配線の充放電等
の制御を含めて、他の回路上のタイミング余裕を十分に
保持しながら高速化させることが、回路技術上の大きな
問題点となる。
Therefore, as the degree of integration of semiconductor memories increases, the load capacitance of bit lines inevitably increases.
High-speed readout is becoming more difficult with the extension of bit lines, and it is necessary to increase the speed while maintaining sufficient timing margin on other circuits, including controlling the charging and discharging of word lines and other circuit wiring. This poses a major problem in circuit technology.

発明の目的 本発明は、半導体メモリのセンスアンプにおいてピント
線の負荷容量を減少させ、メモリセルのデータ読み出し
の高速化を可能とし、ビット線の過渡電流を減少させる
ことを可能とする半導体メモリを提供することを目的と
する。
Object of the Invention The present invention provides a semiconductor memory that reduces the load capacitance of the focus line in a sense amplifier of a semiconductor memory, enables faster data reading of memory cells, and reduces transient current of the bit line. The purpose is to provide.

発明の構成 本発明は、センスアンプコントロール回路により制御さ
れた信号φ5により作動する)1′−導体センスアンプ
に同期して作動するトランスファゲートを、前記センス
アンプの入力又は出力信号線上に接続した構成を持つ。
Structure of the Invention The present invention has a structure in which a transfer gate that operates in synchronization with a 1'-conductor sense amplifier (operated by a signal φ5 controlled by a sense amplifier control circuit) is connected to the input or output signal line of the sense amplifier. have.

前記ドラスフアゲ−H−1、P又はNチャンネルの少な
くとも一方の導電型MoS電界効果トランジスタより構
成されたもので、nチャンネル型MOS)ランジスタの
ゲートにφSR信号、Pチャンネル型MO3)ランジス
タのゲートに、φ8Bの反転の信号φ13Bを入力する
The above-mentioned Drasfage H-1 is composed of at least one conductivity type MoS field effect transistor of P or N channel, with a φSR signal at the gate of the n channel type MOS transistor, and a φSR signal at the gate of the P channel type MO3) transistor. A signal φ13B which is an inversion of φ8B is input.

実施例の説明 本発明の第1の実施例を第2図に示す。PチャンネルM
OSトランジスタP4.P5及びnチャンネルMOS)
ランジスタN、、 N2. N3より構成されるラッチ
型センスアンプとこのセンスアンプの入力信号線上に付
加したPφφ、Pφ1.Nφφ、Nφ1の両導電チャン
ネル型MO3)ランジスタより構成されるトランスファ
ゲートの回路図を示したものである。本実施例において
、センスアンプの各(メモリセル(1111) 、 B
’ 、 B’(センスアンプ側)の電位、さらに各信躬
のタイミングを示したものが第3図である。説明を容易
にするため、各信号は、データ読み出しモートで示して
いる。
DESCRIPTION OF THE EMBODIMENTS A first embodiment of the present invention is shown in FIG. P channel M
OS transistor P4. P5 and n-channel MOS)
Transistor N,, N2. A latch type sense amplifier consisting of N3 and Pφφ, Pφ1 . This figure shows a circuit diagram of a transfer gate composed of Nφφ and Nφ1 double-conducting channel type MO3) transistors. In this embodiment, each of the sense amplifiers (memory cell (1111), B
FIG. 3 shows the potentials of ' and B' (on the sense amplifier side) and the timing of each signal. For ease of explanation, each signal is shown in a data read mode.

筐ず、タイミングについて各信号の関係を説明する。第
2図、第3図において、捷ずビット線のプリチャージ信
号φ、が“L I+となりトランジスタPI 、 p2
. p3がオンする前後に、φ8Bの信づをLI+  
にしてトランスファゲートをオンさせビット線B・Bと
B−B  を電気的に接続させこの状態でプリチャージ
を開始させる。(第3図■の領域)このとき、センスア
ンプは、プリチャージ開始とほとんど同時に動作をオフ
するよう、第2図のトランジスタN3に入力される信号
φ5を“IL1′とする。このタイミングの状態を示し
たのが、第3図の領域■から■への遷移である。
First, we will explain the relationship between each signal in terms of timing. In FIGS. 2 and 3, the precharge signal φ of the unswitched bit line becomes “LI+” and the transistor PI, p2
.. Before and after p3 turns on, the signal of φ8B is set to LI+
The transfer gate is turned on to electrically connect the bit lines BB and BB, and precharging is started in this state. (Region ■ in Figure 3) At this time, the sense amplifier sets the signal φ5 input to the transistor N3 in Figure 2 to "IL1' so that the operation is turned off almost simultaneously with the start of precharging. This timing state What is shown is the transition from area ■ to ■ in FIG.

そして、ビット線B −B 、 B’・B′ が完全に
同電位でほとんど電源電圧近く寸でプリチャージされ7
に状態でφ2の信号を“L I+からHI+にしてトラ
ンジスタP1.P2.P3  をオフさせプリチャージ
を終Yさせる。(第3図■への遷移領域)そこで、ワー
ド線Xの電位が立ち上りメモリセルのデータ内容がビッ
ト線に電位差となって、ある程度あられれた時にセンス
アンプコントロール回路により制御された信号φ8が再
び“′H゛°となる(第3図■の領域)。
Then, the bit lines B-B, B' and B' are precharged to completely the same potential and almost close to the power supply voltage7.
In the state of When the data content of the cell becomes a potential difference on the bit line, and the potential difference has increased to some extent, the signal φ8 controlled by the sense amplifier control circuit becomes "'H" again (region 3 in FIG. 3).

センスアンプはオンとなりビット線にあられれたデータ
の増幅を開始する。このデータの増幅が十分となり、ヒ
ツト線B、Bの電位差がある程度大きくなった状態(第
3図■の領域)で、φ8.は“w′となり、ビット線の
トランスファゲート(第2図の一点鎖線の領域T1)は
オフする。
The sense amplifier turns on and starts amplifying the data on the bit line. When this data has been sufficiently amplified and the potential difference between the human lines B and B has increased to some extent (region 3 in Figure 3), φ8. becomes "w", and the transfer gate of the bit line (region T1 indicated by a dashed-dotted line in FIG. 2) is turned off.

これによって、ビット線B−Bはトラスファゲートに、
l:すセンスアンプと切り離されセンスアンプの負荷が
軽減される。これによって、トランスファゲートのセン
スアンプ側のヒ’yト線B’・B/ば、急速にその電位
差を大きくしていき、データの増幅が行なわれる。この
状態を示したのが、第3図■の領域である。また、電気
的に切り離されたビット線B、Bはその電位差は、その
後はとんど大きくならないことがわかる。
As a result, the bit line B-B becomes the transfer gate,
l: It is disconnected from the sense amplifier, reducing the load on the sense amplifier. As a result, the potential difference of the human line B'·B/ on the sense amplifier side of the transfer gate rapidly increases, and data is amplified. This state is shown in the region (■) in FIG. Further, it can be seen that the potential difference between the electrically separated bit lines B and B does not become large after that.

このように、トランスファゲートにょるヒツト線の切り
離しによるセンスアンプの負荷の軽減は、メモリセルの
データの高速読み出しを可能にし、またB−Hのそれぞ
れの論理振幅を小さくすることができるためプリチャー
ジの同量のKi縮も可能で全体としてデータのアクセス
の高速化が図れる。
In this way, reducing the load on the sense amplifier by disconnecting the human line at the transfer gate enables high-speed reading of memory cell data, and also reduces the logic amplitude of each of B-H, which reduces the precharge. It is also possible to reduce Ki by the same amount as in the previous example, thereby speeding up data access as a whole.

さらに、ヒツト線のプリチャージによる電荷のトランジ
スタを流れる過e電流は、ヒント線B1の切り離しのた
め減少し、前述のプリチャー7時間の短縮も過渡電流の
減少の効果をもつ。
Further, the excess e-current flowing through the transistor due to the precharging of the hit line is reduced due to the disconnection of the hint line B1, and the shortening of the precharging time described above also has the effect of reducing the transient current.

捷だ、最も注目すべきととば、データの書き込み読み出
しサイクルタイムが小さいほど従来電源電流の増加は急
激に大きくなっていくという周波数依存性を強く持って
いたが、本実施例で明らかなようにメモリセル側のビッ
ト線B−1の論理振幅は、サイクルタイムが小さくなっ
ていくと、メモリセルによるビット線B−Bの放電が完
了しない状態で、次のサイクルのプリチャージが行なわ
れて小さくなるため、各サイクルのプリチャージ量を減
少させることができ、結局サイクルタイムが小さくなり
プリチャージ回数がそれに1゛iない増加しても電源電
流の周波数依存性が高周波においてあ寸り強く出す電流
があまり増加しない。
The most noteworthy thing to note is that conventionally the power supply current had a strong frequency dependence in that the smaller the data write/read cycle time was, the sharper the increase in power supply current became. As the cycle time becomes smaller, the logic amplitude of bit line B-1 on the memory cell side becomes smaller, and precharging for the next cycle is performed before the discharge of bit line B-B by the memory cell is completed. As a result, the amount of precharge in each cycle can be reduced, resulting in a shorter cycle time, and even if the number of precharges increases by just 1 inch, the frequency dependence of the power supply current becomes extremely strong at high frequencies. Current does not increase much.

このように、センスアンプのメモリセル1則のビットラ
インB、Bにトランスファゲートを設けるという筒中な
回路構成の改良により、メモリセルデータのアクセスタ
イムの高速化及び大幅な電源電流の減少を容易に実現で
きるものである。
In this way, by improving the internal circuit configuration by providing transfer gates on the bit lines B and B of the memory cell of the sense amplifier, it is easy to speed up the access time of memory cell data and significantly reduce the power supply current. This is something that can be achieved.

−か、本実施例においてトランスファゲートはデータの
占き込み時にはオン状態で使用するものである。捷だ、
トランスファゲートが読み出しモードでオフするタイミ
ングは、ビット線B′・百′がある程度電位差を生じ、
センスアンプ増幅により決してビット線B’、B’の電
位関係が反転する恐れのない十分の電位差での時間で行
なう必要がある。本実施例において第2図に示している
ビット線を選択するコラムアドレス線Yの接続するゲ−
トヲ持つトランジスタN4.N5の位置は、センスアン
プの入力信号線側つまりメモリセル側の位置であっても
よい。
-Also, in this embodiment, the transfer gate is used in an on state when reading data. It's Kade.
The timing at which the transfer gate turns off in read mode is determined by the fact that a certain potential difference occurs between the bit lines B' and 10'.
It is necessary to carry out this process with a sufficient potential difference so that there is no possibility that the potential relationship between the bit lines B' and B' will be reversed due to sense amplifier amplification. In this embodiment, the gate connected to the column address line Y that selects the bit line shown in FIG.
Transistor N4. The position of N5 may be on the input signal line side of the sense amplifier, that is, on the memory cell side.

本発明第2の実施例を第4図に示す。本発明第1の実施
例において異なる点は、第1の実施例において示された
センスアンプにトランスファゲート回路T1に加えビッ
ト線のセンスアンプに対してデータランチ回路側のデー
タ信5″線であるセンスアンプの出力信号線上にさらに
トランスファゲート回路T2ヲ付加したことである。P
チャンイ・ルMOSトラン・ジスタPφ2.Pφ4.N
チャンネルMO5トランジスタNφ3.Nφ4より構成
さレルトランスファゲート回路T2で、第4図において
、説明を容易にするため第2図と共通のものについては
その捷1の記号及び番号を用いている。
A second embodiment of the present invention is shown in FIG. The difference in the first embodiment of the present invention is that in addition to the transfer gate circuit T1 in the sense amplifier shown in the first embodiment, there is also a data signal line 5'' on the data launch circuit side with respect to the bit line sense amplifier. This is because a transfer gate circuit T2 is further added to the output signal line of the sense amplifier.P
Changi Le MOS transistor Pφ2. Pφ4. N
Channel MO5 transistor Nφ3. In FIG. 4, for ease of explanation, the same symbols and numbers as in FIG. 2 are used for the transfer gate circuit T2 consisting of Nφ4.

本実施例において、各制御信がち、φ8.蚕。B及びφ
8□のタイミングと電位を示したものが第5図であり各
信号は、説明を容易にするため読み出しモードで示して
いる。
In this embodiment, each control signal is φ8. silkworm. B and φ
FIG. 5 shows the timing and potential of 8□, and each signal is shown in read mode for ease of explanation.

トランスファゲート回路T2を設け、第5図に示すよう
にトランスファゲート回路T】の制御信号JsBとほと
んど反転の信号である制御信号φ8□によりゲートのオ
ン、オフを行なう。第4図、第5図において、1ずビッ
ト線のプリチャージφ、がII L IIとなりプリチ
ャージが開始されると同時にゲート回路T1はオンしセ
ンスアンプは動作をオフし、センスアンプまで信号線は
すべて電気的に接続される。ここで、ゲート回路T2は
ゲート回路T1がオンすると同時にφ8□の信号が“H
”′となりオフする。これによって、コラムアドレス線
Yが選択されていてτ/。バ′ノファ回路までのデータ
ラッチ回路とセスアンプの出力信号線が電気的に接続さ
れている場合であっても、ゲート回路T2の油分て電気
的に接断されることになる。したがって、第4図におい
て、プリチャージはゲート回路T2までの信号線に限り
行なわれる。
A transfer gate circuit T2 is provided, and as shown in FIG. 5, the gate is turned on and off by a control signal φ8□ which is almost an inversion of the control signal JsB of the transfer gate circuit T. In FIGS. 4 and 5, the precharge φ of the bit line becomes II L II, and at the same time the precharge is started, the gate circuit T1 is turned on, the sense amplifier turns off the operation, and the signal line up to the sense amplifier is turned on. are all electrically connected. Here, the gate circuit T2 outputs a signal of φ8□ to “H” at the same time as the gate circuit T1 turns on.
”' and turns off. As a result, the column address line Y is selected and τ/.Even if the data latch circuit up to the buffer circuit and the output signal line of the cess amplifier are electrically connected, The oil in the gate circuit T2 is electrically disconnected.Therefore, in FIG. 4, precharging is performed only on the signal line up to the gate circuit T2.

次に、プリチャージが完了しφ、が“H″となり、第6
図領域3でビット撃にメモリセルのデータがなわれる。
Next, the precharge is completed and φ becomes “H”, and the sixth
In area 3 of the figure, the data of the memory cell is written to bits.

この間、ゲート回路T、はオン状態、ゲート回路T2は
オフ状態となっている。領域4f必要かつ十分にデータ
が増幅された後、ゲート回路TIをオフし、それと前後
してゲート回路T2をオンする。ゲート回路T2をオン
することにより、センスアンプにより増幅されたデータ
がデータラッチ回路へセンスアンプの出力信号線上を伝
搬するとと咳なる。
During this time, the gate circuit T is in the on state and the gate circuit T2 is in the off state. After the data in region 4f has been amplified as necessary and sufficiently, the gate circuit TI is turned off, and around the same time, the gate circuit T2 is turned on. By turning on the gate circuit T2, the data amplified by the sense amplifier propagates to the data latch circuit on the output signal line of the sense amplifier.

このような一連のメモリセルのデータ読み出しにおいて
、ゲート回路T2を付加したことによりビット線のプリ
チャージにおける信号線の負荷容量をさらに低減するこ
とが可能であり、プリチャージの高速化及びさらにプリ
チャージにおける電源電流の減少させることができる。
In reading data from such a series of memory cells, by adding the gate circuit T2, it is possible to further reduce the load capacitance of the signal line during precharging of the bit line, increasing the speed of precharging and further precharging. The power supply current can be reduced.

これによってプリチャージの時間(第6図領域3)を短
縮することが可能となり、アクセスタイムの高速化を実
現できる。さらにまた、プリチャージ後、ビット線に現
われたデータをセンスアンプ増幅する際、ゲート回路T
2がオフしていることにより、第6図領域3において、
センスアンプの出力信号線上でデータラッチ回路等と電
気的に接断されでいるため、七ンスデンプの負荷が軽減
できる。これによって高速にメモリセルのデータを増幅
することができることを意味し、この間十分な電位差が
得られる。
This makes it possible to shorten the precharge time (region 3 in FIG. 6), thereby realizing faster access time. Furthermore, when the sense amplifier amplifies the data appearing on the bit line after precharging, the gate circuit T
2 is off, in area 3 of FIG. 6,
Since the data latch circuit and the like are electrically disconnected on the output signal line of the sense amplifier, the load on the seventh amplifier can be reduced. This means that the data in the memory cell can be amplified at high speed, and a sufficient potential difference can be obtained during this time.

これらの効果は、本発明第1の実施例におけて示したゲ
ート回路T、のみ存在する場合の効果にさらに付加され
た形で有効性を持つものであり、アクセスタイムの高速
化、低消費電力化が実現するものである。
These effects are effective in addition to the effects when only the gate circuit T shown in the first embodiment of the present invention is present, and are effective in speeding up access time and reducing power consumption. Electrification will become a reality.

一方、書き込“みモードにおいては、φ は常にL′′
でオン状態で作動するものである。t−た、本実施例に
おいて第4図に示しているビット線を選択するコラム線
Yを接続するゲートを持つトランジスタN4. N5の
位置は、センスアンプの入力信号線側の位置であっても
よい。
On the other hand, in write mode, φ is always L′′
It operates in the on state. In this embodiment, a transistor N4 has a gate connected to a column line Y for selecting a bit line shown in FIG. The position of N5 may be on the input signal line side of the sense amplifier.

発明の効果 以上のように本発明は、半導体メモリにおいてセンスア
ンプコントロール信号に同期してピットラインを電気的
に断続するトランスファゲートを付加した構成のセンス
アンプを提供することにより、データのアクセスタイム
の高速化及び電源電流の大幅な減少を可能とする。これ
は、従来のセンスアンプの構成にトランスファゲートを
付加するという非常に簡甲な回路上の改良により、また
センスアンプコントロール信号に同期した信号を用いる
という設計上の多少の修正により容易に実現できるもの
である。
Effects of the Invention As described above, the present invention reduces data access time by providing a sense amplifier in a semiconductor memory having a configuration in which a transfer gate is added that electrically connects and disconnects pit lines in synchronization with a sense amplifier control signal. Enables faster speeds and a significant reduction in power supply current. This can be easily achieved by a very simple circuit improvement of adding a transfer gate to the conventional sense amplifier configuration, or by a slight design modification of using a signal synchronized with the sense amplifier control signal. It is something.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、従来のランチ型センスアンプ回路及びメモリ
セルを含んだプリチャージ回路図、第2図は本発明第1
の実施例のセンスアンプ及びメモリセルを含んだプリチ
ャージ回路図、第3図は本発明第1の実施例における制
御信ターのタイミング及びビット線B−B及びB’  
i’の電位を示した図、第4図は本発明第2の実施例の
センスアンプ及びメモリセルを含むプリチャージ回路図
、第6図(は本発明第2の実施例における各制御信号の
タイミング及び波形を示した図である。 p、 〜3.....− pチャンネル型M OS 、
 N、 〜N5..−Nチャンネル型MOS,VDD・
・・・電源電位、B・B、B’・i′・ ビット線、T
ビT2−、− )ランスファゲート回路、すφ〜Pφ3
.Nφφ〜Nφ3・−・トランスフアゲニドを構成する
P、nチ4・ンネル型MO3)ランジスタ。 代理人の氏名 弁理士 中尾 敏 男 ほか16第 l
 CA 第2図 13図 第4図 第5図
FIG. 1 is a precharge circuit diagram including a conventional launch type sense amplifier circuit and memory cells, and FIG.
FIG. 3 is a precharge circuit diagram including the sense amplifier and memory cell of the first embodiment of the present invention, and FIG. 3 shows the timing of the control signal and the bit lines BB and B' in the first embodiment of the present invention.
4 is a diagram showing the potential of i', FIG. 4 is a precharge circuit diagram including a sense amplifier and memory cell of the second embodiment of the present invention, and FIG. 6 is a diagram of each control signal in the second embodiment of the present invention. It is a diagram showing timing and waveforms. p, ~3....- p channel type MOS,
N, ~N5. .. -N channel type MOS, VDD・
...power supply potential, B・B, B'・i'・bit line, T
BiT2-,-) transfer gate circuit, Sφ~Pφ3
.. Nφφ~Nφ3--P, n-channel type MO3) transistor constituting the transferenide. Name of agent: Patent attorney Toshio Nakao et al. No. 16
CA Figure 2 Figure 13 Figure 4 Figure 5

Claims (2)

【特許請求の範囲】[Claims] (1)センスアンプコントロール信号により作動するセ
ンスアンプの入力信号線上に、前記信号に同期した信号
により作動するp型又はn型の導電チャンネル型MOS
電界効果トランジスタの少なくとも一方より構成された
トランスファゲートを接続したことを特徴とする半導体
メモリ。
(1) A p-type or n-type conductive channel type MOS that is activated by a signal synchronized with the sense amplifier control signal is placed on the input signal line of the sense amplifier that is activated by the sense amplifier control signal.
A semiconductor memory characterized in that a transfer gate formed of at least one field effect transistor is connected.
(2)トランスファゲートは、センスアンプの入力信号
線上に接続し、さらに前記センスアンプの出力信号線上
に付加したことを特徴とする特許請求の範囲第1項記載
の半導体メモリ。
(2) The semiconductor memory according to claim 1, wherein the transfer gate is connected to an input signal line of a sense amplifier and is further added to an output signal line of the sense amplifier.
JP14805284A 1984-06-08 1984-07-16 Semiconductor memory Pending JPS6126994A (en)

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US06/739,875 US4712194A (en) 1984-06-08 1985-05-31 Static random access memory

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009058184A (en) * 2007-08-31 2009-03-19 Daiwa Seiko Inc Arrow
JP2017501524A (en) * 2014-01-06 2017-01-12 クゥアルコム・インコーポレイテッドQualcomm Incorporated Sense amplifier and associated method and system using a control circuit to decouple a resistive memory sense input during state sensing to prevent reverse current injection

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