JPS61252175A - デ−タ行列変換素子 - Google Patents
デ−タ行列変換素子Info
- Publication number
- JPS61252175A JPS61252175A JP60094035A JP9403585A JPS61252175A JP S61252175 A JPS61252175 A JP S61252175A JP 60094035 A JP60094035 A JP 60094035A JP 9403585 A JP9403585 A JP 9403585A JP S61252175 A JPS61252175 A JP S61252175A
- Authority
- JP
- Japan
- Prior art keywords
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- row
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- read
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/485—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes
- B41J2/505—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements
Landscapes
- Dot-Matrix Printers And Others (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はデータ行列変換素子に関し、特に、たとえば
現金自動取引処理装置のＣＲＴディスプレイやプリンタ
に設けられてりるキャラクタジェネレータから読出され
る横方向の行データまたは縦方向の列データを各々縦方
向の列データまたは横方向の行データに変換するような
データ行列変換素子に関する。
現金自動取引処理装置のＣＲＴディスプレイやプリンタ
に設けられてりるキャラクタジェネレータから読出され
る横方向の行データまたは縦方向の列データを各々縦方
向の列データまたは横方向の行データに変換するような
データ行列変換素子に関する。
発明の概要
この発明はデータ行列変換素子において、文字発生器か
ら読出された行データを順次記憶し、記憶した複数の行
データの先頭から縦方向に順次データを読出して列デー
タを発生することにより、 行列データの横列と縦列とを入替えるようにしたもので
ある。
ら読出された行データを順次記憶し、記憶した複数の行
データの先頭から縦方向に順次データを読出して列デー
タを発生することにより、 行列データの横列と縦列とを入替えるようにしたもので
ある。
従来の技術
従来、現金自動預金支払ＩＩ （ＡＴＶ）などにおいて
は、ＣＲＴディスプレイとプリンタとで別々にキャラク
タジェネレータを内蔵している。キャラクタジェネレー
タは表示または印字する文字あるいは記号のパターンを
発生するものであり、文字あるいは記号を表わすディジ
タルコードを横方向に複数ピット配列した行データを複
数列あるいは縦方向に複数ピット配列した列データを複
数行記憶している。データを表示または印字するとき、
ＣＲＴディスプレイのキャラクタジェネレータは記憶し
ているディジタルコードを横列方向に出力（ロースキャ
ン）し、プリンタでは縦列方向に出力（カラムスキャン
）する。
は、ＣＲＴディスプレイとプリンタとで別々にキャラク
タジェネレータを内蔵している。キャラクタジェネレー
タは表示または印字する文字あるいは記号のパターンを
発生するものであり、文字あるいは記号を表わすディジ
タルコードを横方向に複数ピット配列した行データを複
数列あるいは縦方向に複数ピット配列した列データを複
数行記憶している。データを表示または印字するとき、
ＣＲＴディスプレイのキャラクタジェネレータは記憶し
ているディジタルコードを横列方向に出力（ロースキャ
ン）し、プリンタでは縦列方向に出力（カラムスキャン
）する。
発明が解決しようとする問題点
△ＴＭのコストダウンを図るために、上述のＣＲＴディ
スプレイとプリンタのキャラクタジェネレータを共用す
ることが望ましいが、それぞれのキャラクタジェネレー
タの出力の方式が異なっているので、出力方式を変換す
る回路が必要である。
スプレイとプリンタのキャラクタジェネレータを共用す
ることが望ましいが、それぞれのキャラクタジェネレー
タの出力の方式が異なっているので、出力方式を変換す
る回路が必要である。
しかし、この変換回路は複雑であり、出力方式の変換は
容易ではなく、またスペースを必要とするという問題が
ある。
容易ではなく、またスペースを必要とするという問題が
ある。
それゆえに、この発明の主たる目的は上述の問題点を解
消するために、行データと列データとを相互に容易に変
換することができ、かつ小形のデータ行列変換素子を提
供することである。
消するために、行データと列データとを相互に容易に変
換することができ、かつ小形のデータ行列変換素子を提
供することである。
問題点を解決するための手段
この発明のデータ行列変換素子は、文字発生器から行デ
ータが順次読出されるごとに、読出されたそれぞれの行
データをその先頭ピットから順次記憶する複数の記憶手
段と、複数の記憶手段のそれぞれが行データを記憶した
ことに応じて、各記憶手段に記憶した各行データの先頭
ピットから１ビットずつ縦方向にデータを順次読出して
列データを発生させる列データ発生手段とを備えて構成
される。
ータが順次読出されるごとに、読出されたそれぞれの行
データをその先頭ピットから順次記憶する複数の記憶手
段と、複数の記憶手段のそれぞれが行データを記憶した
ことに応じて、各記憶手段に記憶した各行データの先頭
ピットから１ビットずつ縦方向にデータを順次読出して
列データを発生させる列データ発生手段とを備えて構成
される。
作用
この発明では、文字発生器から行データが読出されるご
とに、読出されたそれぞれの行データをその先頭ピット
から順次記憶し、記憶した複数の行データを先頭ピット
から順次縦方向に読出して出力するようにしている。
とに、読出されたそれぞれの行データをその先頭ピット
から順次記憶し、記憶した複数の行データを先頭ピット
から順次縦方向に読出して出力するようにしている。
実施例
第１図はこの発明の一実施例のデータ行列変換素子を示
す図である。第１図において、データ行列変換素子１に
は、データバス３を介してキャラクタジェネレータ２と
ＣＲＴディスプレイ４とプリンタ５とが接続される。キ
ャラクタジェネレータ２は行列データを発生させるもの
であり、ＣＲＴディスプレイ４とプリンタ５とは、キャ
ラクタジェネレータ２の発生したデータをそれぞれ表示
または印字す°るものである。
す図である。第１図において、データ行列変換素子１に
は、データバス３を介してキャラクタジェネレータ２と
ＣＲＴディスプレイ４とプリンタ５とが接続される。キ
ャラクタジェネレータ２は行列データを発生させるもの
であり、ＣＲＴディスプレイ４とプリンタ５とは、キャ
ラクタジェネレータ２の発生したデータをそれぞれ表示
または印字す°るものである。
データ行列変換素子１はゲート回路６〜７とシフトレジ
スタ８と８ビツトメモリ９〜１０とゲート回路１１〜１
２とデコーダ１３とタイミング回路１４とＡＮＤ回路１
５〜１６とから構成される。
スタ８と８ビツトメモリ９〜１０とゲート回路１１〜１
２とデコーダ１３とタイミング回路１４とＡＮＤ回路１
５〜１６とから構成される。
ゲート回路６〜７はキャラクタジェネレータ２から読出
された行データの入力を制御するものである。第１図は
２つのゲート回路しか示していないが、ゲート回路６お
よびゲート回路７には、キャラクタジェネレータ２の記
憶する行データのビット数に応じた数のゲート回路が設
けられる。
された行データの入力を制御するものである。第１図は
２つのゲート回路しか示していないが、ゲート回路６お
よびゲート回路７には、キャラクタジェネレータ２の記
憶する行データのビット数に応じた数のゲート回路が設
けられる。
この実施例では、入力制御のために、たとえば合計８個
のゲート回路が設けられる。シフトレジスタ８はグー１
−回路６〜７を介して入力された行データを一時的に記
憶するものである。８ビツトメモリ９〜１０はシフトレ
ジスタ８から与えられる行データを１行ずつ記憶するも
のである。第１図は２つの８ビツトメモリしか示してい
ないが、８ビツトメモリ９および１０の間には、キャラ
クタジエネレ−２の発生する行データの数に応じた数の
８ビツトメモリが設けられる。この実施例では、たとえ
ば合計６個の８ビツトメモリが設けられる。なお、８ビ
ツトメモリは一例であり、キャラクタジェネレータ２の
発生する行データを構成するビット数に応じて、任意の
ビット数を記憶するメモリが用いられる。
のゲート回路が設けられる。シフトレジスタ８はグー１
−回路６〜７を介して入力された行データを一時的に記
憶するものである。８ビツトメモリ９〜１０はシフトレ
ジスタ８から与えられる行データを１行ずつ記憶するも
のである。第１図は２つの８ビツトメモリしか示してい
ないが、８ビツトメモリ９および１０の間には、キャラ
クタジエネレ−２の発生する行データの数に応じた数の
８ビツトメモリが設けられる。この実施例では、たとえ
ば合計６個の８ビツトメモリが設けられる。なお、８ビ
ツトメモリは一例であり、キャラクタジェネレータ２の
発生する行データを構成するビット数に応じて、任意の
ビット数を記憶するメモリが用いられる。
ゲート回路１１〜１２は８ビツトメモリ９〜１０の出力
を制御するためのものである。第１図は２つのゲート回
路しか示していないが、ゲート回路１１および１２の間
には、８ビツトメモリの個数に応じた数のゲート回路が
設けられる。この実施例では、たとえば合計６１［１ｉ
ｌの出力制御のためのゲート回路が設けられる。デコー
ダ１３はセレクト入力端からの入力に基づいて、出力端
（ｄ ＋〜ｄ６〉から８ビツトメモリ９〜１ｏに書込指
令信号を出力するものである。セレクト入力端はキャラ
クタジェネレータ２のスキャンアドレス（図示せず）に
接続される。タイミング回路１４はシフトレジスタ８お
よびデコーダ１３にパルス信号を与えるものである。Ａ
ＮＤ回路１５はチップセレクト信号（Ｃ８）が１１１”
レベルでありかつ読出信号（ＲＤ）が゛Ｌ°ルベルであ
るとぎゲート回路１１〜１２に゛Ｈ゛°レベルの信号を
与えるものであり、またＡＮＤ回路１６はＯ８信号およ
び書込信号（ＷＲ）が°゛Ｌ″Ｌ″レベルときゲート回
路６〜７とタイミング回路１４に“Ｈ１ルベルの信号を
与えるものである。
を制御するためのものである。第１図は２つのゲート回
路しか示していないが、ゲート回路１１および１２の間
には、８ビツトメモリの個数に応じた数のゲート回路が
設けられる。この実施例では、たとえば合計６１［１ｉ
ｌの出力制御のためのゲート回路が設けられる。デコー
ダ１３はセレクト入力端からの入力に基づいて、出力端
（ｄ ＋〜ｄ６〉から８ビツトメモリ９〜１ｏに書込指
令信号を出力するものである。セレクト入力端はキャラ
クタジェネレータ２のスキャンアドレス（図示せず）に
接続される。タイミング回路１４はシフトレジスタ８お
よびデコーダ１３にパルス信号を与えるものである。Ａ
ＮＤ回路１５はチップセレクト信号（Ｃ８）が１１１”
レベルでありかつ読出信号（ＲＤ）が゛Ｌ°ルベルであ
るとぎゲート回路１１〜１２に゛Ｈ゛°レベルの信号を
与えるものであり、またＡＮＤ回路１６はＯ８信号およ
び書込信号（ＷＲ）が°゛Ｌ″Ｌ″レベルときゲート回
路６〜７とタイミング回路１４に“Ｈ１ルベルの信号を
与えるものである。
第２図はキャラクタジェネレータ２の発生する行列デー
タを示す図である。第２図において、横方向の行データ
は各々たとえば８ビツトからなり、行列データはその行
データが縦方向にたとえば６行配列されて構成される。
タを示す図である。第２図において、横方向の行データ
は各々たとえば８ビツトからなり、行列データはその行
データが縦方向にたとえば６行配列されて構成される。
第３図は第１図に示すデータ行列変換素子１により変換
された行列データを示す図である。第３図において、縦
方向の列データは各々８ビツトからなり、行列データは
列データが横方向にたとえば６列配列されて構成される
。
された行列データを示す図である。第３図において、縦
方向の列データは各々８ビツトからなり、行列データは
列データが横方向にたとえば６列配列されて構成される
。
以下、この実施例では一例として横方向に８ビツトで構
成された行データを縦方向に６行配列した行列データの
変換について説明するが、これは単に一例にすぎず、任
意のビット数および任意の行数からなる行列データの変
換が可能であることを指摘しておく。
成された行データを縦方向に６行配列した行列データの
変換について説明するが、これは単に一例にすぎず、任
意のビット数および任意の行数からなる行列データの変
換が可能であることを指摘しておく。
次に、第１図ないし第３図に基づいてこの発明の一実施
例のデータ行列変換素子の動作について詳細に説明する
。
例のデータ行列変換素子の動作について詳細に説明する
。
キャラクタジェネレータ２はたとえば第２図に示すよう
な行列データを記憶している。キャラクタジェネレータ
２は第２図に示す行データをパラレルに出力するので、
データバス３にはデータ１〜データ６が順次与えられる
。このデータはロースキャン出力データであるので、Ｃ
ＲＴディスプレイ４にはデータバス３を介してそのまま
データが与えられる。一方、プリンタ５により印字を行
なう場合には、行列の変換が必要である。キャラクタジ
ェネレータ２から第２図に示すデータ１〜データ６がそ
の順番で１行ずつ読出される。キャラクタジェネレータ
２かうパラレルに出力された１行の行データは、まず、
ゲート回路６〜７に与えられる。ゲート回路６〜７はＡ
ＮＤ回路１６から゛Ｈ″レベル信号が与えられるまで、
電気的に開状態である。チップセレクト信号みよび書込
信号が“Ｌ ＩＩレベルとなったとき、ＡＮＤ回路１６
はＨ”レベル信号を出力し、応じてゲート回路６〜７は
開状態となりキャラクタジェネレータ２から読出された
行データはシフトレジスタ８に与えられる。
な行列データを記憶している。キャラクタジェネレータ
２は第２図に示す行データをパラレルに出力するので、
データバス３にはデータ１〜データ６が順次与えられる
。このデータはロースキャン出力データであるので、Ｃ
ＲＴディスプレイ４にはデータバス３を介してそのまま
データが与えられる。一方、プリンタ５により印字を行
なう場合には、行列の変換が必要である。キャラクタジ
ェネレータ２から第２図に示すデータ１〜データ６がそ
の順番で１行ずつ読出される。キャラクタジェネレータ
２かうパラレルに出力された１行の行データは、まず、
ゲート回路６〜７に与えられる。ゲート回路６〜７はＡ
ＮＤ回路１６から゛Ｈ″レベル信号が与えられるまで、
電気的に開状態である。チップセレクト信号みよび書込
信号が“Ｌ ＩＩレベルとなったとき、ＡＮＤ回路１６
はＨ”レベル信号を出力し、応じてゲート回路６〜７は
開状態となりキャラクタジェネレータ２から読出された
行データはシフトレジスタ８に与えられる。
タイミング回路１４はＡＮＤ回路１６から゛Ｈレベル信
号が与えられたとき、シフ１へレジスタ８に対して一定
の周期でシフトパルスを出力する。
号が与えられたとき、シフ１へレジスタ８に対して一定
の周期でシフトパルスを出力する。
シフトレジスタ８は記憶している行データをタイミング
回路１４からのシフトパルスが与えられるごとに先頭ビ
ットから順次１ビツトずつ出力し８ビツトメモリ９ない
し１０に与える。
回路１４からのシフトパルスが与えられるごとに先頭ビ
ットから順次１ビツトずつ出力し８ビツトメモリ９ない
し１０に与える。
８ビットメモリ９〜７０＋ＩＱ各々はデコーダ１３から
書込指令信号が与えられると、書込可能となる。ここに
おいて、デコーダ１３はタイミング回路１４からパルス
信号が与えられるごとに、セレクト入力端への入力に基
づいて出力端ｄ、〜ｄ。
書込指令信号が与えられると、書込可能となる。ここに
おいて、デコーダ１３はタイミング回路１４からパルス
信号が与えられるごとに、セレクト入力端への入力に基
づいて出力端ｄ、〜ｄ。
の各々から順番に書込指令信号を出力するので、応じて
８ビツトメモリの各々は順番に行データ（データ１〜デ
ータ６）を記憶する。
８ビツトメモリの各々は順番に行データ（データ１〜デ
ータ６）を記憶する。
８ビツトメモリ９〜１０の各々は行データを記憶すると
同時に先に記憶したデータから順番に１ビツトずつデー
タを出力しゲート回路１１〜１２にデータを与える。ゲ
ート回路１１〜１２はＡＮＤ回路１５から″゛Ｈ″Ｈ″
レベル信号られるまで電気的に開状態である。チップセ
レクト信号および続出信号がＬ”レベルとなったとき、
ＡＮＤ回路１５はＨＩＩレベル信号を出力し、応じてゲ
ート回路１１〜１２は開状態になり各々の８ビツトメモ
リから与えられたデータはデータバス３に与えられる。
同時に先に記憶したデータから順番に１ビツトずつデー
タを出力しゲート回路１１〜１２にデータを与える。ゲ
ート回路１１〜１２はＡＮＤ回路１５から″゛Ｈ″Ｈ″
レベル信号られるまで電気的に開状態である。チップセ
レクト信号および続出信号がＬ”レベルとなったとき、
ＡＮＤ回路１５はＨＩＩレベル信号を出力し、応じてゲ
ート回路１１〜１２は開状態になり各々の８ビツトメモ
リから与えられたデータはデータバス３に与えられる。
このデータはデータバス３を介してプリンタ５に与えら
れる。このデータは第３図に示すようなカラムスキャン
出力データであるので、プリンタ５は与えられたデータ
に基づいて印字を行なう。
れる。このデータは第３図に示すようなカラムスキャン
出力データであるので、プリンタ５は与えられたデータ
に基づいて印字を行なう。
この実施例では、複数ピットからなる横方向の行データ
が複数行配列された行列データの変換について説明した
が、複数ピットからなる縦方向の列データが複数列配列
された行列データの変換も同一のデータ行列変換素子１
を用いて行なうことができる。
が複数行配列された行列データの変換について説明した
が、複数ピットからなる縦方向の列データが複数列配列
された行列データの変換も同一のデータ行列変換素子１
を用いて行なうことができる。
発明の効果
以上のように、この発明によれば、文字発生器から行デ
ータが読出されるごとに、読出されたそれぞれの行デー
タをその先頭ピットから順次記憶し、記憶した複数行の
先頭ピットから順次縦方向にデータを読出して出力する
ようにしているので、横方向の行データを縦方向の死デ
ータに容易に変換することができる。また、好ましい実
施例によれば、データ行列変換素子を単純な電気回路に
より構成しているので、コンパクトにすることができる
。
ータが読出されるごとに、読出されたそれぞれの行デー
タをその先頭ピットから順次記憶し、記憶した複数行の
先頭ピットから順次縦方向にデータを読出して出力する
ようにしているので、横方向の行データを縦方向の死デ
ータに容易に変換することができる。また、好ましい実
施例によれば、データ行列変換素子を単純な電気回路に
より構成しているので、コンパクトにすることができる
。
第１図はこの発明の一実施例のデータ行列変換素子の電
気的構成を示す概略ブロック図である。 第２図は第１図に示すキャラクタジェネレータの記憶す
る行列データを示す図である。第３図は第１図に示すデ
ータ行列変換素子により変換された行列データを示す図
である。 図において、１はデータ行列変換素子、２はキャラクタ
ジェネレータ、３はデータバス、６．ｆ５よび７はゲー
ト回路、８はシフトレジスタ、９および１０は８ビット
メモリ、１１および１２はゲート回路、１３はデコーダ
、１４はタイミング回路、１５および１６はＡＮＤ回路
を示す。
気的構成を示す概略ブロック図である。 第２図は第１図に示すキャラクタジェネレータの記憶す
る行列データを示す図である。第３図は第１図に示すデ
ータ行列変換素子により変換された行列データを示す図
である。 図において、１はデータ行列変換素子、２はキャラクタ
ジェネレータ、３はデータバス、６．ｆ５よび７はゲー
ト回路、８はシフトレジスタ、９および１０は８ビット
メモリ、１１および１２はゲート回路、１３はデコーダ
、１４はタイミング回路、１５および１６はＡＮＤ回路
を示す。
Claims (1)
- 【特許請求の範囲】 横方向に複数ビット配列された行データを縦方向に複数
列記憶する文字発生器から、前記横方向複数ビットの行
データを読出して前記縦方向複数ビットの列データに変
換するデータ行列変換素子であって、 前記文字発生器から前記行データが順次読出されるごと
に、読出されたそれぞれの行データをその先頭ビットか
ら順次記憶する複数の記憶手段と、前記複数の記憶手段
のそれぞれが行データを記憶したことに応じて、各記憶
手段に記憶した各行データの先頭ビットから１ビットず
つ前記縦方向にデータを順次読出して列データを発生さ
せる列データ発生手段とを備えたデータ行列変換素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094035A JPS61252175A (ja) | 1985-04-30 | 1985-04-30 | デ−タ行列変換素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094035A JPS61252175A (ja) | 1985-04-30 | 1985-04-30 | デ−タ行列変換素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61252175A true JPS61252175A (ja) | 1986-11-10 |
Family
ID=14099311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094035A Pending JPS61252175A (ja) | 1985-04-30 | 1985-04-30 | デ−タ行列変換素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61252175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511151A (en) * | 1992-06-10 | 1996-04-23 | Canon Information Systems, Inc. | Method and apparatus for unwinding image data |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622478A (en) * | 1979-07-31 | 1981-03-03 | Hitachi Ltd | Figure display unit |
| JPS5763585A (en) * | 1980-10-03 | 1982-04-17 | Hitachi Ltd | Printing display control circuit |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
-
1985
- 1985-04-30 JP JP60094035A patent/JPS61252175A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622478A (en) * | 1979-07-31 | 1981-03-03 | Hitachi Ltd | Figure display unit |
| JPS5763585A (en) * | 1980-10-03 | 1982-04-17 | Hitachi Ltd | Printing display control circuit |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511151A (en) * | 1992-06-10 | 1996-04-23 | Canon Information Systems, Inc. | Method and apparatus for unwinding image data |
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