JPS61246844A - Bipolar semi-custom lsi - Google Patents
Bipolar semi-custom lsiInfo
- Publication number
- JPS61246844A JPS61246844A JP60087972A JP8797285A JPS61246844A JP S61246844 A JPS61246844 A JP S61246844A JP 60087972 A JP60087972 A JP 60087972A JP 8797285 A JP8797285 A JP 8797285A JP S61246844 A JPS61246844 A JP S61246844A
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- JP
- Japan
- Prior art keywords
- data
- latch
- address
- gate
- logic
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラセミカスタムＬＳＩに関し、特に
レジスタファイルに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a bipolar semi-custom LSI, and particularly to a register file.
従来、この種のレジスタ・ファイルは第２図に示すよう
にマスタスレーブ構成となっている。第２図は１ビツト
４ワード構成のレジスタファイルである。スキャン動作
について説明する。シフト制御信号（スキャン制御信号
）２００を論理′１″、シフトインデータ２０１を論理
１１″、書き込みアドレス２０３．２０４を論理ゝ０“
、書込制御信号２０５を論理１１″、かつ読出アドレス
２０７ 、２０８を論理９０′′にする。２０２は書込
データである。一方、同時にクロック２０６を論理ゝＯ
“から論理１１”に変えることにより、データ用スレー
ブラッチ５５に論理ゝ１“が書込まれて、かつ読出デー
タ２０９に論理′１′が読み出される。５０はデータ用
マスタラッチ、５１〜５４はアドレス用マスタラッチ、
５６〜５８はデータ用スレーブラッチ、５９〜６１はＲ
■ゲートである。また６２はＯＲゲート、６３は書込ア
ドレスデコーダ、６４は論理ゝ１“クランプ用回路、６
５はＮＡＮＤゲートである。また６６はスレーブラッチ
用クロック微分回路、６７は読出アドレスデコーダ、６
８〜７１は分りゲート、７２はＯＲゲートである。Conventionally, this type of register file has a master-slave configuration as shown in FIG. FIG. 2 shows a register file consisting of 1 bit and 4 words. The scan operation will be explained. The shift control signal (scan control signal) 200 is set to logic '1', the shift-in data 201 is set to logic 11", and the write address 203.204 is set to logic '0".
, the write control signal 205 is set to logic 11'', and the read addresses 207 and 208 are set to logic 90''. 202 is write data. Meanwhile, at the same time, the clock 206 is set to logic 0.
By changing from "to logic 11", logic "1" is written to the data slave latch 55, and logic "1" is read to the read data 209. 50 is a data master latch, and 51 to 54 are addresses. Master latch for
56-58 are data slave latches, 59-61 are R
■It is a gate. Further, 62 is an OR gate, 63 is a write address decoder, 64 is a logic "1" clamping circuit, and 6
5 is a NAND gate. Further, 66 is a clock differentiator circuit for slave latch, 67 is a read address decoder, and 6
8 to 71 are divide gates, and 72 is an OR gate.
上述した従来のレジスタファイルは、スキャン動作時、
書込みアドレス及び読出アドレスを固定しなければなら
ないため、同時に全ワードスキャン動作ができないとい
う欠点があった。The conventional register file mentioned above, during scan operation,
Since the write address and read address must be fixed, there is a drawback that all word scan operations cannot be performed at the same time.
本発明は前記問題点を解消するもので、アドレスに無関
係にラッチ内の状態をスキャンアウトできるバイポーラ
セミカスタムＬＳＩを提供するものである。The present invention solves the above problems and provides a bipolar semi-custom LSI that can scan out the state in the latch regardless of the address.
本発明はアドレスデコーダ回路、アドレスマスタラッチ
、データマスタラッチ、データスレーブラッチ、マスタ
及びスレーブラッチ用クロック微分回路及び出力選択回
路とからなり、前記全ラッチにスキャン機能を有するレ
ジスタファイルを備えたことを特徴とするバイポーラセ
ミカスタムＬＳＩである。The present invention comprises an address decoder circuit, an address master latch, a data master latch, a data slave latch, a clock differentiation circuit for master and slave latches, and an output selection circuit, and all the latches are provided with a register file having a scan function. This is a bipolar semi-custom LSI with special features.
次に、本発明の一実施例について図面を参照して説明す
る。Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す１ビット４ワ−）’構
成のレジスタファイルである。書込データ１００はデー
タ用マスタラッチ１内のゲートＩＢに接続される。書込
アドレス１０１，１０２及び書込制御信号１０３は書込
アドレスデコーダ１０に接続される。FIG. 1 shows a register file having a 1-bit, 4-word configuration showing an embodiment of the present invention. Write data 100 is connected to gate IB in master latch 1 for data. Write addresses 101, 102 and write control signal 103 are connected to write address decoder 10.
書込アドレスデコーダ１０の４本の出力はそれぞれアド
レス用マスタラッチ２．３．４．５内のゲート２Ｂ。The four outputs of the write address decoder 10 are respectively connected to gates 2B in the address master latch 2.3.4.5.
３Ｂ＋４８ｓ５Ｂに接続される。Connected to 3B+48s5B.
スキャンインデータ１０４はアドレス用マスタラッチ５
内のグー） ５Ｃに接続される。スキャン制御信号１０
５は腕ゲート１２に接続され、に■ゲート１２の１正“
の出力はデータ用マスタラッチ１内のグー）ｌｃ、アド
レス用マスタラッチ２．３．４．５内のゲ） ２ｃ ＊
３ｃ １４ｃ＊ ５ｃ及びデータ用スレーブラッチ６
゜７、８．９内のグー） ６Ｃ１７ｃ、８Ｃ，９Ｃに接
続される。Scan-in data 104 is address master latch 5
Goo inside) Connected to 5C. Scan control signal 10
5 is connected to the arm gate 12, and 1 positive of the gate 12 is connected to the arm gate 12.
The outputs are G) lc in master latch 1 for data, and G) 2c in master latch 2.3.4.5 for address.
3c 14c* 5c and data slave latch 6
゜7, 8.9) Connected to 6C17c, 8C, 9C.
又分のゲート１２の１負“の出力はデータ用マスタラッ
チ１内のゲート１Ｂ、アドレス用マスタラッチ２．３，
４．５内のグー） ２ｎ ｅ ３Ｂ ｍ ４Ｂ ＊ ５
ｎ ｓデータ用スレーブラッチ６．７，８．９内のゲー
ト６Ｂ、７Ｂ、８Ｂ＋９Ｂに接続される。The 1-negative output of the dividing gate 12 is connected to the gate 1B in the data master latch 1, the address master latch 2.3,
4.5 inside) 2n e 3B m 4B * 5
Connected to gates 6B, 7B, 8B+9B in slave latches 6.7, 8.9 for ns data.
クロック１０６はマスタラッチ用クロック微分回路１１
及びスレーブラッチ用クロック微分回路１３に接続され
、各回路１１ 、１３の１正“の出力はデータ用マスタ
ラッチ１内のゲート１人及びアドレス用マスタラッチ２
，３，４．５内のグー） ２Ａ ＊ ３Ａ ＃ ４Ａ
ｓ ５Ａの一方の入力に接続される。マスタラッチ用ク
ロック微分回路１１の１負“の出力はデータ用マスタラ
ッチ内１のゲートＩＡ及びアドレス用マスタラッチ２，
３，４゜５内のグー） ２Ａ１３ＡＩ４Ａ＃５Ａの他方
の入力に接続される。Clock 106 is master latch clock differentiation circuit 11
and the slave latch clock differentiation circuit 13, and the 1 positive output of each circuit 11 and 13 is connected to one gate in the data master latch 1 and the address master latch 2.
, 3, 4.5) 2A * 3A # 4A
Connected to one input of s 5A. The 1-negative output of the master latch clock differentiation circuit 11 is connected to the gate IA of the data master latch 1 and the address master latch 2,
3,4°5) Connected to the other input of 2A13AI4A#5A.
又スレーブラッチ用微分回路１３の１正“の出力はデー
タ用スレーブラッチ６．７，８．９内のゲート６Ａ。The 1 positive output of the slave latch differentiation circuit 13 is the gate 6A in the data slave latches 6.7 and 8.9.
７Ａ１８ＡＩ９人の一方の入力に接続され、スレーブラ
ッチ用微分回路１３の１負“の出力はデータ用スレーブ
ラッチ６．７，８．９内のゲート６Ａ１７ＡＪＡ＃９Ａ
の他方の入力に接続される。It is connected to one input of 7A18AI9, and the 1 negative output of the slave latch differentiation circuit 13 is connected to the gate 6A17AJA#9A in the data slave latch 6.7, 8.9.
is connected to the other input of
データ用マスタラッチ１の出力はデータ用スレーブラッ
チ６．７，８，９．１０内のグー） ６Ｂ＃７Ｂ１８Ｂ
１９Ｂに接続される。The output of data master latch 1 is the output of data slave latches 6.7, 8, 9.10) 6B#7B18B
Connected to 19B.
アドレス用マスタラッチ２．３，４．５の出力はそれぞ
れデータ用スレーブラッチ６．７，８．９内のゲート６
Ａ＃７Ａ１８Ａ＃９Ａのクロックイネーブルとなる。The outputs of the address master latches 2.3 and 4.5 are the gates 6 in the data slave latches 6.7 and 8.9, respectively.
The clock is enabled for A#7A18A#9A.
データ用スレーブラッチ６．７，８．９の出力はそれぞ
れ分のゲート１５，１６，１７．１８の一方の入力に接
続される。The outputs of the data slave latches 6.7, 8.9 are connected to one input of the minute gates 15, 16, 17.18, respectively.
読出アドレス１０７，１０８は読出アドレスデコーダ１
４に接続され、読出アドレスデコーダ１４の４本の出力
はそれぞれＲ■ゲグー１５，１６，１７．１８の他方の
入力となる。腕グー） １５，１６，１７．１８はＯＲ
ゲート１９の入力に接続され、ＯＲゲート１９の出力は
読出データ１１０となる。Read addresses 107 and 108 are read address decoder 1
4, and the four outputs of the read address decoder 14 serve as the other inputs of the R1 gears 15, 16, 17, and 18, respectively. arm goo) 15, 16, 17.18 are OR
It is connected to the input of gate 19, and the output of OR gate 19 becomes read data 110.
アドレス用マスタラッチ５内のグー） ５Ｅの出力はア
ドレス用マスタラッチ４内のグー） ４ｃに接続され、
アドレス用マスタラッチ４内のゲート４Ｅの出力はアド
レス用マスタラッチ３内のグー） ３ｃに接続され、ア
ドレス用マスタラッチ３内のゲート３Ｅの出力はアドレ
ス用マスタラッチ２内のゲートｋに接続される。またア
ドレス用マスタラッチ２内のゲート２Ｅの出力はデータ
用マスタラッチ１内のゲート１ｃに接続され、データ用
マスタラッチ１内のグー） ＩＥの出力はデータ用スレ
ーブラッチ９内のグー） ９ｃに接続され、データ用ス
レーブラッチ９ｃ内のゲート９Ｅの出力はデータ用スレ
ーブラッチ８内のゲート８ｃに接続される。またデータ
用スレーブラッチ８内のゲート８Ｅの出力はデータ用ス
レープラッチ７内の７０に接続され、データ用スレーブ
ラッチ７内のゲート７Ｅの出力はデータ用スレーブラッ
チ６内の６０に接続されており、データ用スレーブラッ
チ６内のゲート６Ｅの出力はスキャンアウトデータ１０
９となる。The output of address master latch 5 (G) 5E is connected to address master latch 4 (G) 4c,
The output of gate 4E in address master latch 4 is connected to gate 3c in address master latch 3, and the output of gate 3E in address master latch 3 is connected to gate k in address master latch 2. Further, the output of the gate 2E in the address master latch 2 is connected to the gate 1c in the data master latch 1, and the output of the gate 2E in the data master latch 1 is connected to the gate 9c in the data slave latch 9. The output of gate 9E in data slave latch 9c is connected to gate 8c in data slave latch 8. Further, the output of the gate 8E in the data slave latch 8 is connected to 70 in the data slave latch 7, and the output of the gate 7E in the data slave latch 7 is connected to 60 in the data slave latch 6. The output of the gate 6E in the data slave latch 6 is the scanout data 10.
It becomes 9.
次に動作原理について説明する。Next, the operating principle will be explained.
まず、論理′１′を０ワードに書き込む場合、書込デー
タ１００に論理１１″を与え、かつ書込アドレス１０１
，１０２に論理１０″を与え、かり書込制御信号１０３
に論理１１“及びスキャン制御信号１０５に論理′０／
′をそれぞれ与える。この時、クロック１００を論理１
０″から論理１１″に変えることにより、データ用スレ
ーブラッチ６に論理１１″が書き込まれる。First, when writing logic '1' to word 0, give logic '11' to write data 100 and write address 101.
, 102 are given logic 10'', and the write control signal 103 is
to logic 11" and to scan control signal 105 to logic '0/
′ respectively. At this time, the clock 100 is set to logic 1.
By changing from 0'' to logic 11'', logic 11'' is written to the data slave latch 6.
次に、データ用スレーブラッチ６にかかれた論理′１″
を読み出す場合に、読出アドレス１０７，１０８に論理
１０“を与えると、データ用スレーブラッチ６に書き込
まれた論理１１″が読出データ１１０に読み出される。Next, the logic '1'' applied to the data slave latch 6
When reading data, if logic 10'' is given to read addresses 107 and 108, logic 11'' written in data slave latch 6 is read out as read data 110.
上記に説明したように、書込アドレス１０１，１０２を
変えることにより、全ワードに論理２１′を書き込みで
き、かつ読出アドレス１０７．１０８を変えることによ
り、全ワード読み出し可能となるＯ
次にスキャン動作について説明する。As explained above, by changing the write addresses 101 and 102, logic 21' can be written to all words, and by changing the read addresses 107 and 108, all words can be read.Next, scan operation I will explain about it.
まず、スキャン制御信号１０５に論理ゝ１“を、スキャ
ンインデータに論理１１“をそれぞれ与え、同時にクロ
ック１０６を論理２０“から論理１１“に変えると、ア
ドレス用マスタラッチ５に論理１１″が書き込まれる。First, when the scan control signal 105 is given logic 1" and the scan-in data is given logic 11", and at the same time the clock 106 is changed from logic 20" to logic 11", logic 11" is written to the address master latch 5. .
同様にしてクロックを９回連続して与えることにより、
スキャンアウトデータ１０９に論理′１″がでてくる（
すべてのラッチはすべて論理１１”となる）。By giving the clock nine times in a row in the same way,
Logic '1'' appears in the scanout data 109 (
All latches are all logic 11'').
以上説明したように本発明は、全マスタラッチ、スレー
ブラッチにスキャン機能をつけることにより、アドレス
に無関係にラッチ内の状態をスキャンアウトできうると
いう効果がある。As explained above, the present invention has the effect that by providing a scan function to all master latches and slave latches, the state in the latches can be scanned out regardless of the address.
第１図は本発明の１ビツト４ワードレジスタ・ファイル
を示す構成図、第２図は従来の１ビツト４ワードレジス
タフアイルの構成図である。FIG. 1 is a block diagram showing a 1-bit, 4-word register file of the present invention, and FIG. 2 is a block diagram of a conventional 1-bit, 4-word register file.
Claims (1)
データマスタラッチ、データスレーブラッチ、マスタ及
びスレーブラッチ用クロック微分回路及び出力選択回路
とからなり、前記全ラッチにスキャン機能を有するレジ
スタファイルを備えたことを特徴とするバイポーラセミ
カスタムＬＳＩ。(1) Address decoder circuit, address master latch,
A bipolar semi-custom LSI comprising a data master latch, a data slave latch, a clock differentiation circuit for the master and slave latches, and an output selection circuit, and characterized in that all the latches are provided with a register file having a scan function.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087972A JPS61246844A (en) | 1985-04-24 | 1985-04-24 | Bipolar semi-custom lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087972A JPS61246844A (en) | 1985-04-24 | 1985-04-24 | Bipolar semi-custom lsi |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246844A true JPS61246844A (en) | 1986-11-04 |
Family
ID=13929752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087972A Pending JPS61246844A (en) | 1985-04-24 | 1985-04-24 | Bipolar semi-custom lsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246844A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07159492A (en) * | 1993-12-09 | 1995-06-23 | Nec Corp | Integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533141A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Level sensitive embedded logical system |
-
1985
- 1985-04-24 JP JP60087972A patent/JPS61246844A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533141A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Level sensitive embedded logical system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07159492A (en) * | 1993-12-09 | 1995-06-23 | Nec Corp | Integrated circuit |
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