JPS61234653A - Optical write head for led printer - Google Patents
Optical write head for led printerInfo
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- JPS61234653A JPS61234653A JP60077477A JP7747785A JPS61234653A JP S61234653 A JPS61234653 A JP S61234653A JP 60077477 A JP60077477 A JP 60077477A JP 7747785 A JP7747785 A JP 7747785A JP S61234653 A JPS61234653 A JP S61234653A
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Abstract
Description
【発明の詳細な説明】
(発明の技術分野)
本発明は、電子写真方式を利用したLEDプリンタの光
書込みヘッドに関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to an optical writing head for an LED printer using electrophotography.
(発明の技術的背景)
第7図には従来のこの種の光書込みヘッドが示されてい
る。即ち、この光書込みヘッドはLEDアレイlを備え
、このLEDアレイlは、複数の、例えば、128個の
LED2aをそれぞれ含むチップ21〜2n及び2’、
〜2’n(第1O図参照)を−列に整列させて配設す
ることにより形成されている。これらチップ21〜2n
及び2′、〜2’nのLED、2aには、マトリクス状
に配設されている信号線DO〜D Iffにより駆動回
路3.3がそれぞれ接続されている。これらの駆動回路
3は信号線D ow D +2rに直接的に接続されて
いる駆動部4と、この駆動部4にパラレルに接続されて
いるラッチ回路5と、このラッチ回路5に更にパラレル
に接続されているシフトレジスタ6とから成る。(Technical Background of the Invention) FIG. 7 shows a conventional optical writing head of this type. That is, this optical writing head comprises an LED array l, which includes chips 21 to 2n and 2', each including a plurality of, for example 128, LEDs 2a.
2'n (see FIG. 1O) are arranged in a negative row. These chips 21~2n
A drive circuit 3.3 is connected to the LEDs 2' and 2'n and 2a, respectively, by signal lines DO to DIff arranged in a matrix. These drive circuits 3 include a drive section 4 directly connected to the signal line D ow D +2r, a latch circuit 5 connected in parallel to this drive section 4, and further connected in parallel to this latch circuit 5. It consists of a shift register 6.
一方、に記者ランチ2.〜2n及び2′1〜2′nのそ
れぞれのコモン側電極にはマトリクス状に配!itごれ
ている引出線COM l−COM nがそれぞれ接続さ
れている。Meanwhile, reporters lunch 2. The common side electrodes of ~2n and 2'1 to 2'n are arranged in a matrix! It is connected to the leader lines COM l to COM n, respectively.
かかる構造の光書込みヘンドにおいて、各駆動回路3の
シフトレジスタ6はクロック人力でホストコンピュータ
からシリアルに伝送されてくるデータを取り込む。ラッ
チ回路5は、シフトレジスタ6がデータを取り込んだ時
点で送出されてくるラッチ信号によりシフトレジスタ6
内のデータをランチし、タイミング信号の入力でラッチ
したデータに基づいて駆動部4を駆動する。駆動部4は
、例えば、トランジスタアレイから構成されているので
、ランチ回路5により所定の:・ランジスタのみを駆動
し、信号線DO〜D12γに対応する信号電流を供給す
る。一方、引出線COM、〜C0Mnには、第8図に示
すように、タイミング信号に同期してCOM+ 、C0
M2 、 C0Mnの順に−・定パルス幅Tの電圧
が印加される。従って、各チップ2.〜2nのLED2
aは、ランチ25、チップ22、チップ23−一−チッ
プ2nの順で発光し、又各チ・ンプ2′、〜2’nのL
ED2aは、チップ2′4、チップ2′2、デツプ2′
3−一−ランプ2′nの順で発光するので、第9図に示
すように、感光体7には潜像I、〜In及びI′+−I
’nがチップ21〜2n及び2′1〜2’nに対応して
形成される。In the optical write head having such a structure, the shift register 6 of each drive circuit 3 manually inputs data serially transmitted from the host computer using a clock. The latch circuit 5 receives a latch signal from the shift register 6 when the shift register 6 takes in the data.
The drive section 4 is driven based on the data latched by inputting a timing signal. Since the drive section 4 is composed of, for example, a transistor array, the launch circuit 5 drives only predetermined transistors and supplies signal currents corresponding to the signal lines DO to D12γ. On the other hand, as shown in FIG. 8, the leader lines COM, ~C0Mn are connected to COM+, C0
A voltage of constant pulse width T is applied in the order of M2 and C0Mn. Therefore, each chip 2. ~2n LED2
A emits light in the order of lunch 25, chip 22, chip 23-1-chip 2n, and L of each chip 2' to 2'n.
ED2a has chip 2'4, chip 2'2, depth 2'
Since the light is emitted in the order of 3-1-lamp 2'n, as shown in FIG.
'n is formed corresponding to the chips 21 to 2n and 2'1 to 2'n.
ところで、第10図にはモノリシック増しEDチップ2
(又は2′)の−例が示されており、本体2Aには12
8個のLED2a(発光部)が−列に設けられ、各LE
D2aには信号線Do−D、27がそれぞれ接続Sれて
いる。そして、チップ2の基板はコモン側電極2Bを形
成している。By the way, Fig. 10 shows the monolithic additional ED chip 2.
(or 2') - example is shown, and the main body 2A has 12
Eight LEDs 2a (light emitting parts) are provided in the - column, and each LED
Signal lines Do-D and 27 are connected to D2a, respectively. The substrate of the chip 2 forms a common side electrode 2B.
さて、このようなチップ2は製造」−1特性のばらつき
を有しているので、チップ2間では同一電流を供給して
もLEDの発光輝度が相違する。Now, since such chips 2 have variations in manufacturing characteristics, the luminance of the LEDs differs even if the same current is supplied between the chips 2.
従って、」−記したように、複数のチップ2I〜2n及
び2′1〜2’nからLEDアレイlを構成すると、例
えば、チップ21の各LED2aの発光輝度と、チップ
2′1の各LED2aの発光輝度とは相違してしまう。Therefore, as described in ``-'', when an LED array l is constructed from a plurality of chips 2I to 2n and 2'1 to 2'n, for example, the luminance of each LED 2a of the chip 21 and the luminance of each LED 2a of the chip 2'1 are The luminance will be different from the luminance.
そし□て、各チップ21〜2n及び2′1〜2′n間で
のLE・D2aの発光光量が異なると、感光体7に感光
むらが生じるので、プリントアウトされた画像等に濃淡
が発生してしまう。□If the amount of light emitted from the LED/D2a differs between the chips 21 to 2n and 2'1 to 2'n, uneven exposure will occur on the photoreceptor 7, resulting in shading in the printed image, etc. Resulting in.
そこで、従来は、駆動回路3の駆動部4を構成している
トランジスタアレイを各チップ21〜2n及び2′、〜
2’nに対応させて制御して電流供給量を変化させ、こ
れにより各チップ21〜2n及び2’、 〜2′n毎に
LED2aの発光輝度を補正していた。Therefore, conventionally, the transistor array constituting the drive section 4 of the drive circuit 3 is connected to each chip 21 to 2n and 2', to
The amount of current supplied was controlled in accordance with 2'n, and thereby the luminance of the LED 2a was corrected for each chip 21 to 2n and 2' to 2'n.
即ち、例えば、チップ21の各LED2aの発光輝度が
大きい場合には、第11図(A)に示すように、その各
LED2aにIの電流密度で電流を1時間供給し、チッ
プ22の各LED2aの発光輝度がチップ21のLED
2aのl/2で最も小さい場合には、その各t’ED2
aにl/2の電流密度で電流を1時間供給していた。ま
た、例えば、チップ2.及びチップ22の各LED2a
の発光輝度が大きい場合には、第11図(B)に示すよ
うに、モの各LED2aにIの電流密度で電流を1時間
供給し、チップ23の各LED2aの゛発光輝度がチッ
プ21 (22) のLED2 a(7)、1/2で
最も小さい場合には、その各LED 2 aにI×2の
電流密度で電流を1時間供給していた。That is, for example, when the luminance of each LED 2a of the chip 21 is high, as shown in FIG. The luminance of the LED is 21 chips.
If l/2 of 2a is the smallest, each t'ED2
A was supplied with current at a current density of 1/2 for 1 hour. Also, for example, chip 2. and each LED 2a of the chip 22
When the luminance of the LEDs 2a of the chip 23 is large, as shown in FIG. 22) When LED 2 a (7), 1/2, was the smallest, a current was supplied to each LED 2 a for 1 hour at a current density of I×2.
また、従来は各チップのコモン側電極に印加するパルス
電圧のパルス幅を変化させることにより各チップのLE
Dzaの発光光量を一定にすることも行われている。即
ち、例えば、チップ2.の各LED2aの発光輝度が大
きい場合には、第12図(A’)に示すように、そのコ
モン側電極にl/2のパルス電圧を印加し、チップ22
′o各LED2aの発光輝度がチップ21のそれのl/
2で最も小さい場合には、その各LED2aにTのノく
ルス電圧を印加していた。また、例えば、チップ2、及
び22の各LED2aの発光輝度が大きい場合には、第
12図(B)に示すように、そのコモン側電極にT/2
のパルス電圧を印加し、チ・ンプ23の各LED2aの
発光輝度がチップ21(22)のそれの1/2で最も小
さい場合には、そのコモン側電極にTのパルス電圧を印
加していた。In addition, conventionally, the LE of each chip was changed by changing the pulse width of the pulse voltage applied to the common side electrode of each chip.
It is also practiced to keep the amount of light emitted from Dza constant. That is, for example, chip 2. When the luminance of each LED 2a is high, as shown in FIG. 12 (A'), a pulse voltage of l/2 is applied to the common side electrode of the chip 22.
'o The luminance of each LED 2a is l/ that of the chip 21.
2, the Norms voltage of T was applied to each LED 2a. For example, if the luminance of each LED 2a of chips 2 and 22 is high, as shown in FIG.
When the luminance of each LED 2a of the chip 23 is 1/2 of that of the chip 21 (22) and is the smallest, a pulse voltage of T is applied to the common side electrode. .
(背景枝術の問題点)
さて、感光体7−1−には所定の光量で露光して湯、像
を形成する必要がある。そのため、LEDプリンタでは
、最も発光輝度の小さいLED2aを44するチップを
基準にして、その各LED2aより所定の光量がイ11
られるようにイjj給電流との関係で上記時間Tを設定
している。しかし、従来は、各チップ毎に時間Tを確保
しているだけなので、−行方の走査に必ず時間TXn(
チップ数)が必要であり、よって、プリントアウトに多
大な時間を要してしまう。(Problems with Background Art) Now, it is necessary to form an image on the photoreceptor 7-1 by exposing it to a predetermined amount of light. Therefore, in an LED printer, a predetermined amount of light is emitted from each LED 2a based on a chip having 44 LEDs with the lowest luminance.
The above-mentioned time T is set in relation to the current supply current so that However, conventionally, only the time T is secured for each chip, so the time TXn(
number of chips), and therefore, it takes a lot of time to print out.
ところで、LEDプリンタに用いられている各チップの
LED2aは、小さな発光面積で、短時間に十分な光量
を得る必要があるので、通常の使用態様よりも大きな電
流を供給して大きな輝度で発光させている。このため、
各チ・ンプのLEDは短期間で劣化してしまう。この劣
化を防1トするためには、供給電流を小さくすればよい
が、供給電流を小さくすると、所定の光量を得るために
上記時間Tを大きくしなければならず、従って、更にプ
リントアウトに時間を要してしまう。By the way, the LED 2a of each chip used in an LED printer has a small light emitting area and needs to produce a sufficient amount of light in a short time, so it is necessary to supply a larger current than in normal usage to make it emit light with high brightness. ing. For this reason,
Each chip's LED deteriorates in a short period of time. In order to prevent this deterioration, the supply current can be reduced, but if the supply current is reduced, the above-mentioned time T must be increased in order to obtain a predetermined amount of light. It takes time.
(発明の目的)
本発明の目的は、各チップのLEDを劣化させることな
く、しかも高速でプリントアウトすることができるLE
Dプリンタの光書込みヘッドを提供することにある。(Object of the Invention) The object of the present invention is to create an LED that can be printed out at high speed without deteriorating the LED of each chip.
An object of the present invention is to provide an optical writing head for a D printer.
(発明の概要)
本発明は、LEDアレイを構成している各チップのコモ
ン側電極に、マトリクス状ではなく、それぞれ独立して
いる引出線を接続し、各引出線にデコーダを介して電圧
を印加すると共に、デコーダ制御手段にてデコーダから
の出力電圧を、対応するチップのLEDの発光輝度に略
反比例させて立ち下げ、かつ同時に次に走査すべきチッ
プに対応するコモンコードを連続的にデコーダに出力す
ることを特徴とする。(Summary of the Invention) The present invention connects independent leader lines, not in a matrix, to the common side electrode of each chip constituting an LED array, and applies a voltage to each leader line via a decoder. At the same time, the decoder control means lowers the output voltage from the decoder in approximately inverse proportion to the luminance of the LED of the corresponding chip, and at the same time continuously decodes the common code corresponding to the next chip to be scanned. It is characterized by outputting to.
(発明の実施例)
以下1本発明の実施例を図面を参照して詳細に説明する
。(Embodiments of the Invention) Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
本発明に係るLEDプリンタの光書込みヘッドは、第1
図に示すように、LEDアレイlを備えている。このL
EDアレイ1は、128個のLED2aを含むモノリシ
ック型の天ツブ21〜2nを一列に整列させて配設する
ことにより形成されており、各チップ21〜2nはそれ
ぞれのコモン側電極(第10図参照)が電気的に絶縁さ
れている。これら各チップ21〜2nのLED2aには
、マトリクス状に配線されている信号線Do〜D 、2
.を介して駆動回路3が接続されている。この駆動回路
3は信号線D O”、 D I27にそれぞれ直接的に
接続されている駆動部4と、この駆動部4にパラレルに
接続されているラッチ回路5と、このラッチ回路5に更
にパラレルに接続されているシフトレジスタ6とから構
成されている。シフトレジスタ6には図示しないホスト
コンピュータよりデータがシリアル伝送されてくる。ラ
ッチ回路5は一つのチップのLEDga数、即ち、12
8個のクリップ・フロップから形成され、シフトレジス
タ6のデータをラッチする。駆動部4はトランジスタア
レイから形成され、それぞれのトランジスタはラッチ回
路5渣形成している各フリ・シブ−フロップの出力側に
接続されている。The optical writing head of the LED printer according to the present invention has a first
As shown in the figure, an LED array l is provided. This L
The ED array 1 is formed by arranging monolithic tops 21 to 2n including 128 LEDs 2a in a line, and each chip 21 to 2n is connected to a respective common side electrode (Fig. 10). ) are electrically isolated. The LEDs 2a of each of these chips 21 to 2n are connected to signal lines Do to D, 2 which are wired in a matrix.
.. A drive circuit 3 is connected to the drive circuit 3 via. This drive circuit 3 includes a drive section 4 that is directly connected to the signal lines D O" and DI27, a latch circuit 5 that is connected in parallel to this drive section 4, and a latch circuit that is further connected in parallel to this latch circuit 5. The shift register 6 is connected to a shift register 6.Data is serially transmitted from a host computer (not shown) to the shift register 6.The latch circuit 5 is connected to the number of LEDs on one chip, that is, 12.
It is formed from eight clip-flops and latches the data in the shift register 6. The drive section 4 is formed from a transistor array, each transistor being connected to the output side of each free-flop forming the latch circuit 5.
各チップ2.〜2nのそれぞれのコモン側電極には複数
の引出線COM I” COM nがそれぞれ独立して
、即ち、直接的に接続されている。そして、各引出線C
OM I” COM nは、それぞれバッファ・ゲート
8を介してデコーダ9にパラレルに接続されている。こ
のデコーダ9の入力側にはROMl0が接続され、RO
Ml0にはカウンタ11が接続されている。カウンタt
iは図示しないクロック発生器からのクロックを計数す
る。Each chip 2. A plurality of lead wires COM I" COM n are each independently, that is, directly connected to each of the common side electrodes of C to 2n.
OM I" COM n are each connected in parallel to a decoder 9 via a buffer gate 8. ROM10 is connected to the input side of this decoder 9, and RO
A counter 11 is connected to M10. counter t
i counts clocks from a clock generator (not shown).
ROMl0の出力側には読み出しアドレス発生器20が
接続され、読み出しアドレス発生器20の出力側にはホ
ストコンピュータからのデータを−O
時的に記憶しておくバッファRAM21が接続されてい
る。このバッファRAM21の出力側は駆動回路3のシ
フトレジスタ6に接続ごれている。A read address generator 20 is connected to the output side of the ROM10, and a buffer RAM 21 for temporarily storing data from the host computer is connected to the output side of the read address generator 20. The output side of this buffer RAM 21 is connected to the shift register 6 of the drive circuit 3.
また、このバッファRAM21には書込みアドレス発生
器22が接続されている。Further, a write address generator 22 is connected to this buffer RAM 21.
次に、本発明に係る光書込みヘッドの使用態様を説明す
る。Next, the manner of use of the optical writing head according to the present invention will be explained.
先ず、バッファRAM21に図示しないホストコンピュ
ータよりチップ21〜2nの各LED2aを発光させる
ための一行方の全データがシリアルに伝送されてくると
、バッファRAM21は、クロック入力で動作する書込
みアドレス発生器22より書込みアドレスが入力Sれる
ので、この−行分の全データを所定位置に格納する。−
行分のデータの伝送が終了すると、後述するように、読
み出しアドレス発生器20よりチップ21のコモン側電
極の走査タイミングに応じて該チップ2゜の各LED2
aに対応するデータの格納位置を示す読み出しアドレス
がバッファRAM21に出力きれる。従って、バッファ
RAM21からはチップ2.のLED2 aに対応する
データがシフトレジスタ6に入力される。読み出しアド
レス発生器20は、シフトレジスタ6に上記データを入
力するためのシフトクロックを出力すると同時に128
個のシフトクロックを出力した時点で、ラッチ回路5に
ラッチ信号を出力するので、ラッチ回路5を形成してい
る各フリップ・フロップはデー、りをラッチする。ラッ
チ回路5はデータをラッチした時点でタイミング信号が
入力され、この信号入力で駆動部4の各トランジスタを
駆動する。First, when all data in one direction for making each LED 2a of the chips 21 to 2n emit light is serially transmitted from a host computer (not shown) to the buffer RAM 21, the buffer RAM 21 is connected to the write address generator 22 which operates on clock input. Since a write address is input from S, all data for this - line is stored in a predetermined position. −
When the transmission of the data for the row is completed, as will be described later, the read address generator 20 controls each LED 2 of the chip 2° according to the scanning timing of the common side electrode of the chip 21.
A read address indicating the storage location of data corresponding to a can be output to the buffer RAM 21. Therefore, from the buffer RAM 21, chip 2. Data corresponding to the LED 2a is input to the shift register 6. The read address generator 20 outputs a shift clock for inputting the above data to the shift register 6, and at the same time outputs a shift clock 128.
Since a latch signal is output to the latch circuit 5 at the time when the shift clock is outputted, each flip-flop forming the latch circuit 5 latches the data. A timing signal is input to the latch circuit 5 when data is latched, and each transistor of the drive unit 4 is driven by this signal input.
一方、デコーダ9には、後述するように、ROMl0か
らチップ2.の各LED2aのデータ伝送と並列にチッ
プ21を示すコモンコードが入力される。従って、この
デコーダ9はコモンコードをデコードし、引出線COM
、に電圧を印加する。On the other hand, the decoder 9 has chips 2. A common code indicating the chip 21 is input in parallel with the data transmission of each LED 2a. Therefore, this decoder 9 decodes the common code, and the leader line COM
, apply voltage to .
以下、同様に、チップ22 、23−−−−2nに対応
するデータの伝送と並列にデコーダ9にはROMl0か
ら各チップ22 、23−−−−2nを示すコモンコー
ドが入力されるので、デコーダ9から時分割的に電圧が
出力される。Similarly, the common code indicating each chip 22, 23--2n is input from the ROM 10 to the decoder 9 in parallel with the transmission of data corresponding to the chips 22, 23--2n. 9 outputs voltage in a time-division manner.
ところで、発光1ii11度の大きいLED2aを含む
チップに幅の小さいパルス電圧を印加し、又逆に発光輝
度の小さいLED2aを含むチップに幅の大きいパルス
電圧を印加すると、これらチップの各LED2 aの発
光光量はほぼ一定となる。By the way, if a pulse voltage with a small width is applied to a chip including an LED 2a with a large luminance of 1ii11 degrees, and conversely a pulse voltage with a large width is applied to a chip containing an LED 2a with a small luminance, the luminescence of each LED 2a of these chips will be reduced. The amount of light remains almost constant.
そこで、本発明においては、」二記ROMl0に次のよ
うなデータを記憶ぎせている。即ち、このROMl0に
は、コモンコード及びバッファRAM21のデータの格
納場所を示すアドレスコードが記憶され、かつ各チップ
21〜2nのそれぞれのLED2aの発光輝度に略反比
例するパルス幅データが各チ・ンプ21〜2nのコモン
コードに一対一に対応して記憶されている。そして、R
OMl0は、カウンタ11のクロック計数動作の開始で
デコーダ9に、先ず、チップ2嘗を示すコモンコードを
出力すると共に、読み出しアドレス発生器20にチップ
2.の各LED2aに対応するデータの格納場所を示す
アドレスコードを出力する。従って、読み出しアドレス
発生器20はこのアドレスコードをデコードし、バッフ
ァRAM21に、上述したように、読み出しアドレスを
出力するので、チップ21の走査に同期してその各LE
D2aが発光する。Therefore, in the present invention, the following data is stored in the ROM10. That is, this ROM 10 stores a common code and an address code indicating the storage location of data in the buffer RAM 21, and pulse width data approximately inversely proportional to the luminance of each LED 2a of each chip 21 to 2n is stored in each chip. The common codes 21 to 2n are stored in one-to-one correspondence. And R
At the start of the clock counting operation of the counter 11, OM10 first outputs a common code indicating chip 2 to the decoder 9, and also outputs a common code indicating chip 2 to the read address generator 20. An address code indicating the storage location of data corresponding to each LED 2a is output. Therefore, the read address generator 20 decodes this address code and outputs the read address to the buffer RAM 21 as described above.
D2a emits light.
次に、ROMl0は、カウンタ11が所定のクロックを
計数した時点でチップ2Iのコモンコードに対応させて
記憶しているパルス幅データに基づいて読み出しアドレ
ス発生器20にチップ22の各LEDZaに対応するデ
ータの格納場所を示すアドレスコードを出力し、かつ同
時に次に走査するチップ22を示すコモンコードをデコ
ーダ9に出力する。従って、デコーダ9からのCOM
+ ’への印加電圧は立ち下がり、チッ
プ21のコモン側電極にはそのLED2aの発光輝度に
反比例するパルス電圧が加わり□、又同時にデコーダ9
からチップ22のコモン側電極に電圧が印加される。Next, when the counter 11 counts a predetermined clock, the ROM 10 causes the read address generator 20 to instruct the read address generator 20 to correspond to each LEDZa of the chip 22 based on the stored pulse width data corresponding to the common code of the chip 2I. An address code indicating the data storage location is output, and at the same time, a common code indicating the chip 22 to be scanned next is output to the decoder 9. Therefore, COM from decoder 9
The voltage applied to +' falls, and a pulse voltage inversely proportional to the luminance of the LED 2a is applied to the common side electrode of the chip 21, and at the same time, the voltage applied to the decoder 9
A voltage is applied to the common side electrode of the chip 22 from .
即ち、ROMl0は、チ多ブ21が発光輝度の最も大き
いLED2aを含む場合には該チップ2言を示すコモン
コードをデコーダ9に出力し、デコーダ9から引出線C
OM + に電圧を印加させ、カウンタ12がT/2時
間時間クロック数した時点でチップ22を示すコモンコ
ード及びデータ格納位置を示すアドレスコードを出力す
る。従って、COM + への電圧はWち下がり、第2
図及び第3図に示すように、T/2パルス幅のパルス電
圧P1 となり、チップ21の各LED2aが172時
間発光する。また連続的にチップ22に電圧が印加され
、該チップ22の各LED2aが発光を開始する。That is, when the chip 21 includes the LED 2a with the highest luminance, the ROM 10 outputs a common code indicating the two words of the chip to the decoder 9, and outputs a common code from the decoder 9 to the leader line C.
A voltage is applied to OM + , and when the counter 12 has counted T/2 time clocks, it outputs a common code indicating the chip 22 and an address code indicating the data storage position. Therefore, the voltage to COM + drops by W, and the second
As shown in the figure and FIG. 3, the pulse voltage P1 has a pulse width of T/2, and each LED 2a of the chip 21 emits light for 172 hours. Further, a voltage is continuously applied to the chip 22, and each LED 2a of the chip 22 starts emitting light.
次いで、ROMl0は、チップ22が通常の輝度を有す
るLED2aを含む場合にはカウンタ11がT/2より
も若干大きい時間クロックを計数した時点でチップ23
を示すコモンコードを出力すると共に、読み出しアドレ
ス発生器20にチップ23の各LED2aに対応するデ
ータの格納場所を示すアドレスコードを出力する。従っ
て、COM 2への電圧は、若干パルス幅の大きいパル
ス電圧P2となり、該チップ22の各LED2 aがパ
ルス電圧P2の印加されている時間だけ発光する。また
、連続的にチップ23に電圧が印加され、該チップ23
の各LED2aが発光を開始する。Next, when the chip 22 includes an LED 2a having normal brightness, the ROM10 controls the chip 23 when the counter 11 counts a time clock slightly larger than T/2.
At the same time, it outputs an address code indicating the storage location of data corresponding to each LED 2a of the chip 23 to the read address generator 20. Therefore, the voltage applied to COM 2 becomes a pulse voltage P2 with a slightly larger pulse width, and each LED 2 a of the chip 22 emits light only during the period when the pulse voltage P2 is applied. Further, a voltage is continuously applied to the chip 23, and the chip 23
Each LED 2a starts emitting light.
更に、ROMl0は、チップ23が発光輝度の最も小さ
いLED2aを含む場合には、カウンタ12がほぼT時
間クロックを計数した時点でチップ24を示すコモンコ
ードをデコーダ9に出力すると共に、読み出しアドレス
発生器20にチップ24の各LED2aに対応するデー
タの格納場所を示すアドレスコードを出力する。従って
、C0M3への電圧は最も幅の大きいパルス電圧P3と
なり、チップ23の各LED2aが1時間発光する。尚
、他の引出ill COM 4〜COM nにも各チッ
プのLED2aが有する発光輝度に略反比例するパルス
電圧P1〜P3等が印加され、しかも引出線COM、〜
COM nには連続的に電圧が印加される。Further, when the chip 23 includes the LED 2a with the lowest luminance, the ROM10 outputs a common code indicating the chip 24 to the decoder 9 at the time when the counter 12 has counted approximately T time clocks, and also outputs a common code indicating the chip 24 to the read address generator. 20, an address code indicating the storage location of data corresponding to each LED 2a of the chip 24 is output. Therefore, the voltage applied to C0M3 becomes the pulse voltage P3 with the largest width, and each LED 2a of the chip 23 emits light for one hour. Incidentally, pulse voltages P1 to P3, etc., which are approximately inversely proportional to the luminance of the LED 2a of each chip, are also applied to the other leads COM4 to COMn, and the lead lines COM, to
A voltage is continuously applied to COM n.
従って、各チップ21〜2nのコモン側電極には各チッ
プのLED2aの発光輝度に略反比例する時間パルス電
圧が印加される。よって、各チップ2.〜2nのLED
2aはそれぞれほぼ一定の光量で発光するので、感光体
7には同一光量で潜像が形成される。この結果、プリン
トアウトされた転写紙上の画像等には濃淡が発生するこ
とがない。また、引出線COMI〜CO,Mnには、上
述したように、連続的にパルス電圧P、〜P3等が印加
され、かつそれに伴って各チップ21〜2nのそれぞれ
のLED 2 aが、第3図に示すように、連続的に発
光するので、−行分の走査時間が短くなり、無駄時間が
存在しないので、−行分の潜像の形成が短時間で終了す
る。よって、プリントアウトに要する詩聞を大幅に短縮
することができる。Therefore, a time pulse voltage that is approximately inversely proportional to the luminance of the LED 2a of each chip is applied to the common side electrode of each chip 21 to 2n. Therefore, each chip 2. ~2n LED
Since the light beams 2a each emit light with a substantially constant amount of light, a latent image is formed on the photoreceptor 7 with the same amount of light. As a result, no shading occurs in the printed image on the transfer paper. Further, as described above, pulse voltages P, -P3, etc. are continuously applied to the leader lines COMI - CO, Mn, and accordingly, each LED 2 a of each chip 21 - 2n is As shown in the figure, since light is emitted continuously, the scanning time for - lines is shortened, and since there is no dead time, the formation of latent images for - lines is completed in a short time. Therefore, the amount of poems required for printing out can be significantly shortened.
ところで、LEDプリンタにおける各チップ2、〜2n
のLED2aは、小さな発光面積で、短時間で十分な光
量を得る必要があるので、上述したように、通常の使用
態様よりも大きな輝度で発光させるべく、各チップ2.
〜2nのLED2aには大きな電流を供給するようにし
ている。このため、従来はLED2aの劣化が著しくな
るので、LEDアレイ1を短期間で交換しなければなら
ず、非常に不経済である。しかるに、本発明では、上述
したように、パルス電圧P1〜P3等を連続的に印加し
てチップ2.〜2nの各LEDZaを連続的に発光させ
ているので、−行分の走査時間を短くすることができる
。By the way, each chip 2, ~2n in the LED printer
It is necessary for the LED 2a to have a small light emitting area and to obtain a sufficient amount of light in a short time, so as mentioned above, each chip 2.
A large current is supplied to the ~2n LEDs 2a. For this reason, conventionally, the LED 2a deteriorates significantly and the LED array 1 has to be replaced in a short period of time, which is very uneconomical. However, in the present invention, as described above, the pulse voltages P1 to P3, etc. are continuously applied to the chip 2. Since each of the ~2n LEDs Za is made to emit light continuously, the scanning time for - rows can be shortened.
そこで1各チツプ21〜2nのコモン側電極に。Therefore, 1 is connected to the common side electrode of each chip 21 to 2n.
連続的に印加するパルス電圧P1〜P3等の、パルス幅
を全体的に大きくしてチップ2.〜2nの走査時間を若
干大きくし、第3図で破線にて示すように、各チップ2
1〜2nのそれぞれのLED2aに、小さな電流密度1
1で若干長い時間電流を供給し、これにより各チップ2
.〜2nのLED2aの劣化を防止しつつ露光させるの
に必要な光量を得るようにしてもよい。従って、この場
合にはプリントアウトに要する時間を従来よりも大幅に
短縮することはでき、生いが、LEDアレイ1を長期間
使用することができるので経済的である。Chip 2. By increasing the scanning time of ~2n slightly, each chip 2
A small current density 1 is applied to each LED 2a from 1 to 2n.
1 supplies current for a slightly longer time, which allows each chip 2
.. It is also possible to obtain the amount of light necessary for exposure while preventing deterioration of the ~2n LED 2a. Therefore, in this case, the time required for printing out can be significantly shortened compared to the conventional method, and the LED array 1 can be used for a long period of time, which is economical.
第4図には本発明の他の実施例が示されている。即ち、
この実施例では、LEDアレイlがチップ2.〜2n及
び2′、〜2’nに二分割され、チップ2I〜2n及び
2′1〜2′nはそれぞれ信号線D O−D +2rを
介して駆動回路3.3に接続されている。一方、チップ
21〜2Hのそれぞれのコモン側電極には複数の引出線
COM + 〜COM nがそれぞれ独立して接続され
、又チップ2′1〜2’nのそれぞれのコモン側電極に
は複数の引出線COM ’ +〜COM’nがそれぞれ
独立して接続されている。引出線COM + 〜C0M
nはバッフアゲ−I・8を介してデコーダ9に接続され
、引出線COM ′+〜COM’nはバッファゲート8
を介してデコーダ9′に接続されている。デコーダ9及
び9′の入力側にはROMl0及び10′がそれぞれ接
続され、ROMl0.10′のそれぞれの出力側には読
み出しアドレス発生器20.20’が接続されている。Another embodiment of the invention is shown in FIG. That is,
In this example, LED array l is chip 2. The chips 2I-2n and 2'1-2'n are each connected to a drive circuit 3.3 via a signal line D OD +2r. On the other hand, a plurality of lead wires COM + to COM n are independently connected to the common side electrodes of the chips 21 to 2H, and a plurality of lead wires COM + to COM n are independently connected to the common side electrodes of the chips 2'1 to 2'n. Leader lines COM'+ to COM'n are independently connected. Leader line COM + ~C0M
n is connected to the decoder 9 via the buffer gate I.8, and the lead lines COM'+ to COM'n are connected to the buffer gate 8.
The decoder 9' is connected to the decoder 9' via the decoder 9'. ROMs 10 and 10' are connected to the input sides of the decoders 9 and 9', respectively, and read address generators 20 and 20' are connected to each output side of the ROMs 10 and 10'.
各読み出しアドレス発生器20.20′の出力側にはチ
ップ2、〜2nの各LED2aのデータを記憶するバッ
ファRAM21と、チップ2’+ 〜2’nの各LED
2aのデータを記憶するバッファRAM21′とが接続
されている。また、各バッファRAM21.21′には
書込みアドレス発生器22が接続されている。そして、
ROMl0には、各チップ21〜2nのコモンコード及
びRAM21のデータの格納場所を示すアドレスコード
と、各チップ2.〜2nのLED2aの発光輝度に略反
比例するパルス幅データが各コモンコードに一対一に対
応して記憶されている。また、ROMl0′には、各チ
ップ2′1〜2’nのコモンコード及びバッファRAM
21 ’のデータの格納場所を示すアドレスコードと、
各チップ2′、〜2’nのLED2aの発光輝度に略反
比例するパルス幅データが各コモンコードに一対一に対
応して記憶されている。On the output side of each read address generator 20, 20', there is a buffer RAM 21 for storing data of each LED 2a of chips 2 and 2n, and a buffer RAM 21 for storing data of each LED 2a of chips 2'+ to 2'n.
A buffer RAM 21' for storing data 2a is connected thereto. Further, a write address generator 22 is connected to each buffer RAM 21, 21'. and,
The ROM10 contains a common code for each chip 21 to 2n, an address code indicating a data storage location in the RAM 21, and a common code for each chip 2. ~2n pulse width data approximately inversely proportional to the luminance of the LED 2a is stored in one-to-one correspondence with each common code. In addition, ROM10' contains the common code and buffer RAM of each chip 2'1 to 2'n.
21' address code indicating the storage location of the data,
Pulse width data that is approximately inversely proportional to the luminance of the LED 2a of each chip 2' to 2'n is stored in one-to-one correspondence to each common code.
この実施例においてもカウンタ11の計数動作でROM
l0及びlO′は、デコーダ9と読み出しアドレス発生
器20及びデコーダ9′と読み出しアドレス発生器20
’をそれぞれ制御し、各デコーダ9及び9′よりCOM
+ −COM n及びCOM′、〜COM’nに所定
幅のパルス電圧P1〜P3等(第2図参照)を連続的に
印加しつつ各チップのLED2aを連続的に発光させる
ので、転写紙上に濃淡を有しない画像等を短時間で印字
することができる。In this embodiment as well, the counting operation of the counter 11 causes the ROM
l0 and lO' are the decoder 9, the read address generator 20, and the decoder 9' and the read address generator 20.
', and from each decoder 9 and 9'
+ - Since the LED 2a of each chip is made to emit light continuously while pulse voltages P1 to P3 of a predetermined width (see Figure 2) are continuously applied to COM n, COM', and COM'n, it is possible to Images without shading can be printed in a short time.
第5図には本発明の更に他の実施例が示されており、L
EDアレイlはチップ21〜2nと2′1〜2’nに二
分割され、チップ21〜2nには信号線DO〜D +2
yを介して駆動部12A〜12Dが、又チップ2′1〜
2’nには同様に駆動部12’A−12’Dが接続され
ている。これら各駆動部12A−120,12’A〜1
2’Dは第6図に示す構成を有している。即ち、各駆動
部は、第5図及び第6図に示すように、シフトレジスタ
14を備える。各シフトレジスタ14は32ビツトのデ
ータが入力され、それぞれ書込み用ラッチ向路151〜
15nが並列に接続されている。これらの書込み用ラッ
チ回路l゛5、〜15nは例えば、32個のフリップ・
フロップから成り、32ビツトのデータをラッチするこ
とができる。各書込み用ラッチ回路15.〜15nのゲ
ート端子Gには書込みアドレスをデコードするデコーダ
16の出力側が接続されている。そして、各書込み用ラ
ッチ回路151〜15nの出力側には駆動用ラッチ回路
17+〜l 7 nが接続され、これら駆動用ラッチ回
路17+〜17nは同様に32ビツトのデータをラッチ
する構成を有している。各駆動用ラッチ回路17+〜1
7nのアウトプット・イネーブル端子OEにはコモンコ
ードなデコードするためのデコーダ18の出力側が接続
されている。各駆動用ラッチ回路17.〜17nの出力
側にはドライバ回路19が接続されている。各駆動部の
ドライバ回路19は32個のトランジスタアレイから構
成され、出力側には信号線DO〜D12rが四分割され
てそれぞれ接続されている。駆動部12AN12Dの各
シフトレジスタ14は、第5図に示すように、データ線
13により直列的に接続され、駆動部12’A−12’
Dの各シフトレジスタ14はデータ線13’により直列
的に接続されている。そして、カウンタ11′にはゲー
ト20.20’がそれぞれ接続され、ゲート20の出力
側に駆動部12A−12Dの各デコーダ16が接続され
、ゲート20′の出力側に駆動部12′A〜12′Dの
各デコーダ16が接続されている。ゲート20は、ゲー
ト端子Gにカウンタ11′の制御端子から「L」のイへ
号が出力されている間開き、計数すべき値の1/2が計
数され、該計数値の最」−値ビットがrHjに切り換わ
り、制御端子から「H」が出力されると閉じる。これに
対して、ゲート20′はインへ−夕21を介してカウン
タ18の制御端子からrHJが出力されると開く。FIG. 5 shows still another embodiment of the present invention, in which L
The ED array l is divided into chips 21-2n and 2'1-2'n, and the chips 21-2n have signal lines DO-D+2.
Drive units 12A to 12D are connected to chips 2'1 to 12D via
Drive units 12'A to 12'D are similarly connected to 2'n. Each of these drive units 12A-120, 12'A-1
2'D has the configuration shown in FIG. That is, each drive section includes a shift register 14, as shown in FIGS. 5 and 6. Each shift register 14 receives 32-bit data, and writes latch paths 151 to 151, respectively.
15n are connected in parallel. These write latch circuits l'5, ~15n, for example, include 32 flip latch circuits l'5, ~15n.
It consists of a flop and can latch 32 bits of data. Each write latch circuit 15. The output side of the decoder 16 that decodes the write address is connected to the gate terminal G of 15n. Drive latch circuits 17+ to 17n are connected to the output side of each write latch circuit 151 to 15n, and these drive latch circuits 17+ to 17n similarly have a configuration to latch 32-bit data. ing. Each drive latch circuit 17+~1
The output side of a decoder 18 for common code decoding is connected to the output enable terminal OE of 7n. Each driving latch circuit 17. A driver circuit 19 is connected to the output side of 17n. The driver circuit 19 of each drive unit is composed of 32 transistor arrays, and signal lines DO to D12r are divided into four and connected to the output side, respectively. Each shift register 14 of the drive section 12AN12D is connected in series by a data line 13, as shown in FIG.
The D shift registers 14 are connected in series by data lines 13'. Gates 20 and 20' are respectively connected to the counter 11', each decoder 16 of the drive units 12A-12D is connected to the output side of the gate 20, and the drive units 12'A to 12' are connected to the output side of the gate 20'. 'D decoders 16 are connected. The gate 20 is opened while the "L" signal is output from the control terminal of the counter 11' to the gate terminal G, and 1/2 of the value to be counted is counted, and the highest value of the counted value is reached. It closes when the bit switches to rHj and "H" is output from the control terminal. On the other hand, the gate 20' opens when rHJ is output from the control terminal of the counter 18 via the input 21.
一方、各チップ2.〜2n及び2′1〜2’nに独立し
て接続されている引出線COM、〜C0Mn及びCOM
′+ 〜COM’ nには、デコーダ9及び9′を介
してROMl0及び10′が接続されている。これら、
ROMl0及び10′は第4図の実施例と同一内容のも
のが記憶されている。Meanwhile, each chip 2. Leader lines COM, ~C0Mn and COM independently connected to ~2n and 2'1 to 2'n
ROM10 and 10' are connected to '+' to COM'n via decoders 9 and 9'. these,
The ROMs 10 and 10' store the same contents as those in the embodiment shown in FIG.
次に、第5図の実施例に係る光書込みヘッドの動作を説
明する。Next, the operation of the optical writing head according to the embodiment shown in FIG. 5 will be explained.
カウンタ11′をリセットすると、制御端子からrLJ
が出力され、ゲート20が開くので、図示しないホスト
コンピュータよりチップ21のLED2aに対応するデ
ータ群がシリアルに順次データ線13に伝送されてくる
と、駆動部12Aのシフトレジスタ14がクロック入力
に同期して入力SIより順次データを取り込み、かつ取
り込んだデータを次の駆動部12Bのシフトレジスタ1
4に出力SOから送出する。次の駆動部12Bのシフト
レジスタ14もクロック入力に同期して順次データを取
り込み、次の駆動部12c及び12Dの各シフトレジス
タ14.14に送出する。When the counter 11' is reset, rLJ is output from the control terminal.
is output and the gate 20 is opened. When a data group corresponding to the LED 2a of the chip 21 is serially transmitted to the data line 13 from the host computer (not shown), the shift register 14 of the drive unit 12A is synchronized with the clock input. and sequentially captures data from the input SI, and transfers the captured data to shift register 1 of the next drive unit 12B.
4 from the output SO. The shift register 14 of the next drive unit 12B also takes in data sequentially in synchronization with the clock input, and sends it to each shift register 14.14 of the next drive units 12c and 12D.
各シフトレジスタ14は32ビツトのデータ入力が可能
である。従って、駆動部12A−12Dの各シフトレジ
スタ14には、先ず、チップ21の128個のLED2
aに対応するデータが四分割されて入力される。Each shift register 14 can accept 32-bit data input. Therefore, each shift register 14 of the drive units 12A to 12D first has 128 LEDs 2 of the chip 21.
The data corresponding to a is divided into four parts and input.
一方、カウンタ11′は128分周に設定され、チップ
21のLEDに対応するデータ伝送に同期してクロック
を計数するので、計数がr128」になると、各駆動部
12A−12D及び12′A−12′Dのデコーダ16
に書込み用ラッチ回路151を指定するコードを出力す
る。従って、各デコーダ16はこれをデコードし、それ
ぞれの駆動部の書込み用ラッチ回路15.のゲートGに
加えるラッチ信号を「H」にするので、各駆動部12A
−12Dにおいて、それぞれの書込み用ラッチ回路15
1に、チップ21の128個のLED2aに対応するデ
ータ群が32ビツト毎に四分割されてラッチされる。以
下、同様にチップ2+ 〜2n(7)128個のLED
2aに対応するデータ群が32ビツト毎に四分割されて
各書込み用ラッチ回路151〜15nにラッチされる。On the other hand, the counter 11' is set to frequency division by 128 and counts the clock in synchronization with the data transmission corresponding to the LED of the chip 21, so when the count reaches r128'', each of the driving units 12A-12D and 12'A- 12'D decoder 16
A code specifying the write latch circuit 151 is output. Therefore, each decoder 16 decodes this, and the write latch circuit 15 . Since the latch signal applied to the gate G of each drive section 12A is set to "H",
-12D, each write latch circuit 15
1, the data group corresponding to the 128 LEDs 2a of the chip 21 is divided into four parts every 32 bits and latched. Below, similarly, 128 LEDs of chips 2+ to 2n (7)
The data group corresponding to 2a is divided into four parts every 32 bits and latched into each write latch circuit 151-15n.
このように、チップ2.〜2nのLED2aに対応する
データ群、即ち、−行分の全データのl/2がラッチさ
れると、カウンタll′は計数値の最上値ビットがrH
Jになり、制御端子からrHJを出力するので、ゲー)
20が閉じると共に他のゲート20′が開く。従って、
ホストコンピュータよりチップ2′1のLEI)2aに
対応するデータが連続的に送られてくると、上記したと
同様に、データ線13’を介してチップ2′1に関する
データが各駆動部12′A〜12′Dのそれぞれのシフ
トレジスタ14に入力される。そして、カウンタ11’
は128を計数するとデコーダ16に書込み用ラッチ回
路151を指定するコードを出力するので、デコーダ1
6がラッチ信号を出力する。従って、各駆動部12’A
−1,2′Dのそれぞれの書込み用ラッチ回路15+
に、チップ2′、の128個のLED2aに対応するデ
ータ群が32ビツト毎に四分割されてラッチされる。他
のチップ2′1〜2’nのLEDに対応するデータ群も
同様に、各駆動部12’A−12′Dの書込み用ラッチ
回路15+〜15nに四分割されてラッチされる。よっ
て、各駆動部12A〜120及び12’A−12’Dの
それぞれの書込み用ラッチ151〜15nには、−行分
の全データを形成している各チップ2.〜2n及び2′
、〜2’nに対応する各データ群が四分割されてラッチ
される。In this way, chip 2. When l/2 of the data group corresponding to ~2n LEDs 2a, that is, all the data for - rows, is latched, the counter ll' is set so that the highest value bit of the count value is rH.
J and outputs rHJ from the control terminal, so the game)
20 closes and the other gate 20' opens. Therefore,
When the data corresponding to the LEI) 2a of the chip 2'1 is continuously sent from the host computer, the data regarding the chip 2'1 is sent to each drive unit 12' via the data line 13' in the same way as described above. It is input to each shift register 14 of A to 12'D. And counter 11'
When it counts 128, it outputs a code specifying the write latch circuit 151 to the decoder 16, so the decoder 1
6 outputs a latch signal. Therefore, each drive unit 12'A
-1, 2'D respective write latch circuits 15+
Next, the data group corresponding to the 128 LEDs 2a of the chip 2' is divided into four parts every 32 bits and latched. Similarly, the data groups corresponding to the LEDs of the other chips 2'1 to 2'n are divided into four parts and latched by the write latch circuits 15+ to 15n of each of the drive units 12'A to 12'D. Therefore, the respective write latches 151 to 15n of each of the driving units 12A to 120 and 12'A to 12'D are provided with each chip 2. ~2n and 2'
, ~2'n is divided into four parts and latched.
このようにして−行分の全データがラッチぎれると、ホ
ストコンピュータからのラッチ信号が各駆動部12A−
12D及び12’A−12′Dのそれぞれの駆動用ラッ
チ回路171〜17nに入力される。従って、これによ
り各書込み用ラッチ回路15.〜15nの分割データが
各駆動用ラッチ回路17.〜17nにランチされ、ラッ
チ位置が変更ごれる。In this way, when all data for a row is latched, a latch signal from the host computer is transmitted to each drive unit 12A.
The signals are input to respective driving latch circuits 171 to 17n of 12D and 12'A to 12'D. Therefore, each write latch circuit 15. The divided data of ~15n are stored in each driving latch circuit 17. ~17n, and the latch position is changed.
ラッチ位置が変更された時点では、ホストコンピュータ
から他方のカウンタ11にリセット信号が送出され、該
カウンタ11がクロックを計数する。ROMl0及び1
0′は、カウンタ11のクロック計数動作の開始でデコ
ーダ9,9′に先ず、チップ21及び2′1を示すコモ
ンコードを出力すると共に、該各コモンコードを各駆動
部12A〜12D及び12’A−12’Dのデコーダ1
8にも出力する。従ってデコーダ9.9′はチップ21
及び2′1の各コモン側電極にパルス電圧を出力し、又
駆動部12A−12D及び12’A−12’Dのデコー
ダ18は、先ず、駆動用ラッチ回路17.にイネーブル
信号を出力する。When the latch position is changed, a reset signal is sent from the host computer to the other counter 11, and the counter 11 counts the clock. ROM10 and 1
0' first outputs a common code indicating the chips 21 and 2'1 to the decoders 9 and 9' at the start of the clock counting operation of the counter 11, and also outputs each common code to each drive unit 12A to 12D and 12'. A-12'D decoder 1
Also output to 8. Therefore decoder 9.9' is chip 21
and 2'1, and the decoder 18 of the drive units 12A-12D and 12'A-12'D first outputs a pulse voltage to each common side electrode of the drive latch circuit 17. Outputs an enable signal to
この場合各部動部12A−12D及び12′A〜12’
Dのそれぞれの駆動用ラッチ回路171には、チップ2
.及び2′1の128個のLEDZaに対応する分割デ
ータがラッチされているので、イネーブル信号の入力で
各駆動用ラッチ回路17、から「H」又は「L」の信号
が出力されると、各ドライバ回路19が動作を開始し、
信号線Do−031、D 32〜D a3、D64〜D
95及びD96〜D I27を介してチップ2.及び2
’nの各128個のLEDZaを発光させる。In this case, each moving part 12A-12D and 12'A to 12'
Each driving latch circuit 171 of D includes a chip 2.
.. Since the divided data corresponding to 128 LEDZa and 2'1 are latched, when an "H" or "L" signal is output from each drive latch circuit 17 upon input of the enable signal, each The driver circuit 19 starts operating,
Signal lines Do-031, D32~D a3, D64~D
95 and D96-DI27 via chip 2. and 2
'n each of 128 LEDZa is made to emit light.
ROMl0及びio’は、カウンタ11が所定のクロッ
クを計数した時点でそれぞれ次に走査すべきチップ22
及び2′2を示すコモンコードなデコーダ9.9′及び
各駆動部のデコーダ18に連続的に出力し、以下、同様
にチップ23〜2′nを示す−コモンコードを連続的に
出力する。従って、各コモンコードを出力する時間をそ
れぞれのチップのLEDZaの発光輝度に略反比例させ
ることにより、感光体」−に−行分の全データに基づい
て同一光量で潜像を短時間で形成することができる。こ
の結果、転写紙上に画像等を濃淡を生じさせることなく
迅速にプリントアウトすることができる。ROM10 and io' each indicate a chip 22 to be scanned next at the time when the counter 11 counts a predetermined clock.
and 2'2 are continuously outputted to the decoders 9, 9' and the decoders 18 of each driving section, and similarly, -common codes indicating the chips 23 to 2'n are continuously outputted. Therefore, by making the time for outputting each common code approximately inversely proportional to the luminance of the LED Za of each chip, a latent image can be formed on the photoreceptor in a short time with the same amount of light based on all the data for one row. be able to. As a result, images and the like can be quickly printed out on transfer paper without causing any shading.
このように、上記構成の駆動部’l’2A−12D及び
12’A−12’Dを用いて、−行分の全データを順次
書込み用ラッチ回路151〜15nにラッチした抜駆動
用゛ラッチ回路171〜17nに再度ラッチすると、デ
ータ伝送と各チップ21〜2n及び2′、〜2’nの走
査とを非同期で行うことができる。従って、本発明のよ
うにROM10及び10′を用いて各チップの走査時間
を任意に設定する場合でもデータ伝送用回路の動作とチ
ップ走査とのタイミングを合わせる必要がな←、よって
、複雑な構成の制御回路を用いることな□く各チップの
走査時間をそのLEDZaが有する発光輝度に略反比例
Sせ設定することができる。In this way, by using the drive units 'l' 2A-12D and 12'A-12'D having the above configuration, the removal drive latch in which all the data for - rows is sequentially latched in the writing latch circuits 151 to 15n. When the circuits 171 to 17n are latched again, data transmission and scanning of each chip 21 to 2n and 2', to 2'n can be performed asynchronously. Therefore, even when the scanning time of each chip is arbitrarily set using the ROMs 10 and 10' as in the present invention, there is no need to synchronize the timing of the operation of the data transmission circuit and the chip scanning. The scanning time of each chip can be set to be approximately inversely proportional to the luminance of the LED Za without using a control circuit.
(発明の効果)
本発明によれば、LEDアレイを形成している各チップ
のコモン側電極にそれぞれ独立して引出線を接続し、こ
れら引出線にコモンコードに基づいてデコーダに′より
電圧を印加すると共に、ROM等から成るデコーダ制御
手段にてデコーダからの出力電圧を各チップの有するL
EDの発光輝度□に略反比例させて立ち下げ、かつ同時
に次に走査すべきチップに対応するコモンコードを連続
的に□デコーダに出力するようにしたことで、簡単、な
回□路構成で各チップのLEDをほぼ一定の光量で発光
させることができる上に゛、−行分のデータに基づくチ
ップの走査を短時間1行うことができる。(Effects of the Invention) According to the present invention, lead wires are independently connected to the common side electrodes of each chip forming the LED array, and a voltage is applied to the decoder from ′ to these lead wires based on the common code. At the same time, the output voltage from the decoder is controlled by the decoder control means consisting of ROM etc.
By making it fall in approximately inverse proportion to the ED luminance □, and simultaneously outputting the common code corresponding to the next chip to be scanned continuously to the □ decoder, each ED can be In addition to being able to cause the LED of the chip to emit light with a substantially constant amount of light, it is also possible to scan the chip for a short period of time based on data for -1 rows.
従って、転写紙に文字等□を□一定の濃度で表示するこ
とができる上に、迅速□にプリントアウトすることが可
能なLEDプリンタの光書込みヘッドを安価に提供する
ことができる。更に、各チップのコモン側”電極に印加
される各パルス電圧のパルス幅を相対的に大きくすると
、LEDへ供給する電流密度を小さくしても感光に必要
な光量を得ることができるので、各チップのLEDの劣
化を有効に防止することができ、従って、LEDアレイ
を長期間に亘って使用することができる。Therefore, it is possible to provide an optical writing head of an LED printer at a low cost, which is capable of displaying characters, etc., on transfer paper at a constant density, and is also capable of printing out quickly. Furthermore, by relatively increasing the pulse width of each pulse voltage applied to the common side electrode of each chip, it is possible to obtain the amount of light necessary for exposure even if the current density supplied to the LED is reduced. Deterioration of the LEDs on the chip can be effectively prevented, and therefore the LED array can be used for a long period of time.
第1図は本発明に係る光書込みヘッドの回路構成図、第
2図は本発明の光書込みヘッドの動作を説明するための
タイミングチャート、第3図は各チップのLEDに供給
ぶれる電流を電流密度との関係で示すタイミングチャー
ト、第4図及び第5図はそれぞれ本発明の他の実施例に
係る光書込みヘットの回路構成図、第6図は第5図の実
施例に係る駆動部の回路構成図、第7図は従来の光書込
みヘッドの回路構成図、第8図は従来の動作タイミング
チャート、第9図は潜像の形成状態を示す図、第1O図
はチップの斜視図、第11図(A)、(B)は従来の電
流供給態様を示すタイミングチャート、第12図(A)
、(B)は従来のコモン側電極への電圧印加態様を示す
タイミングチャートである。
1−−−−−−−一−−−−LEDアレイ、21〜2
n −−−−−−−−チップ、2′1〜2’n−−−−
−−tt 、3−−−−−=−−−−一駆動回路、
9.9 ′−−−−−−−−−デコーダ、10.10’
−−−−−−−ROM、
11.11’−−−−−−一力つンタ、COM + −
C’OM n−−−一引出線、COM ’ 1〜COM
’ n−−// 。
9 q
輔 $散
Q Cf9
′+把 +、蝦 も収+、(+イ
・ト〈FIG. 1 is a circuit diagram of the optical writing head according to the present invention, FIG. 2 is a timing chart for explaining the operation of the optical writing head of the present invention, and FIG. 3 shows the fluctuation of the current supplied to the LED of each chip. 4 and 5 are respectively circuit configuration diagrams of optical writing heads according to other embodiments of the present invention, and FIG. 6 is a diagram of the driving section according to the embodiment of FIG. 5. 7 is a circuit diagram of a conventional optical writing head, FIG. 8 is a conventional operation timing chart, FIG. 9 is a diagram showing a latent image formation state, and FIG. 1O is a perspective view of a chip. Figures 11 (A) and (B) are timing charts showing conventional current supply mode, Figure 12 (A)
, (B) is a timing chart showing a conventional manner of voltage application to the common side electrode. 1--------1----LED array, 21-2
n ---------- Chip, 2'1~2'n------
--tt, 3------=-- one drive circuit, 9.9'----------decoder, 10.10'
--------ROM, 11.11'-----Ichiriki Tsunta, COM + -
C'OM n---One leader line, COM' 1~COM
'n--//. 9 q \$dispersion Q Cf9 ′+hand +, shrimp also collect+, (+I ・to〈
Claims (1)
て形成されているLEDアレイと、前記各チップのLE
Dに所定データに基づいて電流を供給する駆動回路とを
備えるLEDプリンタの光書込みヘッドであって、前記
各チップのコモン側電極にそれぞれ独立して接続されて
いる複数の引出線と、該複数の引出線がパラレルに接続
され、コモンコードをデコードして対応するチップのコ
モン側電極に前記引出線を介して電圧を印加するデコー
ダと、該デコーダから出力される電圧を対応するチップ
が有するLEDの発光輝度に略反比例する時間幅で立ち
下げ、かつ同時に次に走査すべきチップに対応するコモ
ンコードを出力するデコーダ制御手段とを含むことを特
徴とするLEDプリンタの光書込みヘッド。 2、前記デコーダから出力される電圧の立ち下げ時間を
全体的に遅らせると共に、前記駆動回路から供給される
電流を下げることを特徴とする特許請求の範囲第1項に
記載のLEDプリンタの光書込みヘッド。[Scope of Claims] 1. An LED array formed by arranging chips including a plurality of LEDs in a row, and an LED array of each of the chips;
an optical writing head for an LED printer, comprising: a drive circuit that supplies current based on predetermined data; A decoder whose lead wires are connected in parallel and which decodes a common code and applies a voltage to the common side electrode of a corresponding chip via the lead wire, and an LED whose corresponding chip has a voltage output from the decoder. 1. An optical writing head for an LED printer, comprising: a decoder control means for decreasing the power level at a time width approximately inversely proportional to the luminance of the light emitted by the LED printer, and simultaneously outputting a common code corresponding to a chip to be scanned next. 2. Optical writing of the LED printer according to claim 1, characterized in that the fall time of the voltage output from the decoder is delayed overall, and the current supplied from the drive circuit is lowered. head.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60077477A JPS61234653A (en) | 1985-04-10 | 1985-04-10 | Optical write head for led printer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60077477A JPS61234653A (en) | 1985-04-10 | 1985-04-10 | Optical write head for led printer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61234653A true JPS61234653A (en) | 1986-10-18 |
Family
ID=13635063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60077477A Pending JPS61234653A (en) | 1985-04-10 | 1985-04-10 | Optical write head for led printer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61234653A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02209266A (en) * | 1989-02-10 | 1990-08-20 | Casio Electron Mfg Co Ltd | Light emitting element drive controller |
JPH02235659A (en) * | 1989-03-09 | 1990-09-18 | Casio Electron Mfg Co Ltd | Printer |
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JPH05212907A (en) * | 1992-02-04 | 1993-08-24 | Kyocera Corp | Image forming device |
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JPS606473A (en) * | 1983-06-24 | 1985-01-14 | Canon Inc | Priner head driving apparatus |
-
1985
- 1985-04-10 JP JP60077477A patent/JPS61234653A/en active Pending
Patent Citations (3)
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