JPS6122813B2 - - Google Patents

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Publication number
JPS6122813B2
JPS6122813B2 JP2444380A JP2444380A JPS6122813B2 JP S6122813 B2 JPS6122813 B2 JP S6122813B2 JP 2444380 A JP2444380 A JP 2444380A JP 2444380 A JP2444380 A JP 2444380A JP S6122813 B2 JPS6122813 B2 JP S6122813B2
Authority
JP
Japan
Prior art keywords
interrupt
program
key
level
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP2444380A
Other languages
Japanese (ja)
Other versions
JPS56121146A (en
Inventor
Koichi Mochizuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2444380A priority Critical patent/JPS56121146A/en
Publication of JPS56121146A publication Critical patent/JPS56121146A/en
Publication of JPS6122813B2 publication Critical patent/JPS6122813B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • G06F9/48Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806Task transfer initiation or dispatching
    • G06F9/4812Task transfer initiation or dispatching by interrupt, e.g. masked

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  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Description

【発明の詳細な説明】 本発明は割込み処理を行なうデータ処理装置に
関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data processing device that performs interrupt processing.

処理装置例えばデータ処理を取り扱うデータ処
理装置は性能が向上し、定型的な業務の実行中
に、非同期に発生する割込み業務を行なう手段を
備え、システムのスループツトが向上してきた。
Processing devices, such as data processing devices that handle data processing, have improved in performance and are equipped with means for handling interrupt tasks that occur asynchronously during the execution of routine tasks, improving system throughput.

しかし、オペレータによる現在実行中の割込み
業務が何であるのか、またいつ解除されて元の業
務に復帰できるか等を知ることができなかつたの
で、データ処理装置の操作性が低下していた。本
発明は上述の点を改良するデータ処理装置を提供
するものである。
However, since it was not possible for the operator to know what interrupt task was currently being executed or when it would be canceled and the original task could be resumed, the operability of the data processing apparatus was degraded. The present invention provides a data processing device that improves the above points.

本発明は割込みプログラムを駆動する為の割込
みキーと、該割込みキーの押下に応答し該割込み
プログラムの割込みレベルを表示させると共にす
でに実行中の割込みプログラムの割込みレベルを
表示する表示手段と、前記該割込みプログラムの
終了に応じて前記該割込みレベルの表示を消滅す
る手段とを有し、多重割込みプログラムをモニタ
リング可能なデータ処理装置を提供する。
The present invention provides an interrupt key for driving an interrupt program, a display means for displaying the interrupt level of the interrupt program in response to pressing of the interrupt key, and also displaying the interrupt level of the interrupt program that is already being executed. and means for erasing the display of the interrupt level in response to the termination of the interrupt program, and provides a data processing device capable of monitoring multiple interrupt programs.

以下図面と共に、本発明による一実施例を説明
する。
An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明による一実施例のブロツク図で
ある。
FIG. 1 is a block diagram of one embodiment of the present invention.

同図において、1は本装置全体を制御する処理
装置、2はPS割込みキー3を包含する入力装
置。4は演算結果及び状態を表示する出力装置
で、第2図にその表示面を示すように割込みプロ
グラムのレベルと割込みプログラム名を示す情報
を表示するレベル位置4Aを有する。
In the figure, 1 is a processing device that controls the entire device, and 2 is an input device that includes a PS interrupt key 3. Reference numeral 4 denotes an output device for displaying calculation results and status, and as shown in FIG. 2, it has a level position 4A for displaying information indicating the level and name of the interrupt program.

5は表示インタフエースで、出力装置4で1度
に表示しうるデータを記憶しうるメモリと該メモ
リの内容を出力装置4に送る制御を行なう制御回
路を有する。上述のレベル位置4Aに表示される
内容も処理装置1によつて上記メモリ内の所定位
置に書き込まれると、表示インタフエース5内の
制御回路によつて出力装置4のレベル位置4Aで
表示される。
Reference numeral 5 denotes a display interface, which has a memory that can store data that can be displayed at one time on the output device 4 and a control circuit that controls sending the contents of the memory to the output device 4. When the content displayed at the level position 4A is also written to a predetermined position in the memory by the processing device 1, it is displayed at the level position 4A of the output device 4 by the control circuit within the display interface 5. .

6は多重割込み制御ルーチンを記憶した制御メ
モリで、第4図A,Bに示す如き手順が記憶され
ている。
Reference numeral 6 denotes a control memory storing a multiple interrupt control routine, in which procedures as shown in FIGS. 4A and 4B are stored.

7はユーザプログラム等を記憶したメモリで、
第5図に示す如くメインプログラムa、第1段目
の割込みプログラムb、第2段目の割込みプログ
ラムcを記憶している。それぞれのプログラムに
おいて割込みキー群3のうちキーPS1,PS4,
PS5が上述のそれぞれのプログラムにおいて定
義されている。
7 is a memory that stores user programs, etc.
As shown in FIG. 5, a main program a, a first stage interrupt program b, and a second stage interrupt program c are stored. In each program, among the interrupt key group 3, keys PS1, PS4,
PS5 is defined in each of the programs mentioned above.

8はスタツクメモリで、第3図に示す如くスタ
ツクポインタSP、ローケシヨンスタツクLS、割
込みスタツクISから成る。
8 is a stack memory, which, as shown in FIG. 3, consists of a stack pointer SP, a location stack LS, and an interrupt stack IS.

9はバスで、データ制御信号等を送る。 9 is a bus for transmitting data control signals and the like.

以上の構成より成る実施例の作動を説明する。 The operation of the embodiment having the above configuration will be explained.

メモリ7に記憶されたメインプログラムが実行
されているとき、第6図Aに示す如くレベル位置
4Aの表示はブランクとなつている。
When the main program stored in the memory 7 is being executed, the display at the level position 4A is blank as shown in FIG. 6A.

今割込み業務が発生すると、例えば割込みキー
群3のキーPS1が押下される。ここで処理装置
1は制御メモリ6の割込み開始制御(第4図A)
を実行する。まずスタツク8はあふれたか、今ス
タツク8に何も入つていなければ、NOとなつて
スタツクポインタSPの内容を+1させ、キーPS
1を識別し、割込みアドレスをロケーシヨンスタ
ツクLSに、キーPS1のデータを割込みスタツク
ISにプシユする。次に割込みスタツクISの内容を
表示する為にデイスプレイインタフエース5に送
る。
If an interrupt task occurs now, for example, key PS1 of interrupt key group 3 is pressed. Here, the processing device 1 controls the interrupt start of the control memory 6 (FIG. 4A).
Execute. First, if stack 8 has overflowed or if there is nothing in stack 8, the result is NO, the contents of stack pointer SP are increased by 1, and the key PS is
1, the interrupt address is placed in the location stack LS, and the data of key PS1 is placed in the interrupt stack.
Push to IS. Next, the contents of the interrupt stack IS are sent to the display interface 5 for display.

次にさらに割込みキーPS1のプログラムを実
行中に割込みキーPS4が操作されると、前述と
同様に制御がなされ、第6図Cの如く表示され
る。
Next, when the interrupt key PS4 is operated while the program of the interrupt key PS1 is being executed, the control is performed in the same manner as described above, and the display is as shown in FIG. 6C.

キーPS4のプログラムが終了すると、第4図
Bに示す制御手順が実行され、レベル表示位置4
Aから「4」の表示が消え、キーPS1のプログ
ラムが再開する。
When the program of the key PS4 is finished, the control procedure shown in FIG. 4B is executed, and the level display position 4 is
The display of "4" from A disappears and the program of key PS1 restarts.

更に第1段目の割込み業務が終了すると、レベ
ル1の「1」が消滅し、メインプログラムに復帰
する。
Further, when the first stage interrupt service is completed, the "1" of level 1 disappears and the program returns to the main program.

本発明によれば現在実行中の割込み業務が一目
で識別でき復帰するとどの業務が再開されるのか
予測も可能である。
According to the present invention, it is possible to identify at a glance which interrupt tasks are currently being executed, and to predict which tasks will be restarted when the system returns.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明による一実施例を示すブロツク
図、第2図は出力装置を示す図、第3図はスタツ
ク8を示す図、第4図A,Bは制御手順を示す
図、第5図はメモリ7内のプログラムを示す図、
第6図A,B,C,D,Eは作動を説明する図。 3……割込みキー群、8……スタツク、6……
制御メモリ。
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an output device, FIG. 3 is a diagram showing a stack 8, FIGS. 4A and B are diagrams showing a control procedure, and FIG. The figure shows the program in the memory 7,
FIGS. 6A, B, C, D, and E are diagrams for explaining the operation. 3... Interrupt key group, 8... Stack, 6...
control memory.

Claims (1)

【特許請求の範囲】[Claims] 1 割込みプログラムを駆動する為の割込みキー
と、該割込みキーの押下に応答し該割込みプログ
ラムの割込みレベルを表示させると共にすでに実
行中の割込みプログラムの割込みレベルを表示す
る表示手段と、前記該割込みプログラムの終了に
応じて前記該割込みレベルの表示を消滅する手段
とを有し、多重割込みプログラムをモニタリング
可能なデータ処理装置。
1: an interrupt key for driving an interrupt program; display means for displaying the interrupt level of the interrupt program in response to pressing of the interrupt key; and display means for displaying the interrupt level of the interrupt program already being executed; and the interrupt program. and means for erasing the display of the interrupt level in response to the termination of the interrupt level, and is capable of monitoring a multiple interrupt program.
JP2444380A 1980-02-28 1980-02-28 Data processor Granted JPS56121146A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2444380A JPS56121146A (en) 1980-02-28 1980-02-28 Data processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2444380A JPS56121146A (en) 1980-02-28 1980-02-28 Data processor

Publications (2)

Publication Number Publication Date
JPS56121146A JPS56121146A (en) 1981-09-22
JPS6122813B2 true JPS6122813B2 (en) 1986-06-03

Family

ID=12138274

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Application Number Title Priority Date Filing Date
JP2444380A Granted JPS56121146A (en) 1980-02-28 1980-02-28 Data processor

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63108451A (en) * 1986-10-24 1988-05-13 Sekisui Chem Co Ltd On-line monitoring device

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JPS56121146A (en) 1981-09-22

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