JPS61196622A - Digital-analog converter - Google Patents
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- JPS61196622A JPS61196622A JP3686385A JP3686385A JPS61196622A JP S61196622 A JPS61196622 A JP S61196622A JP 3686385 A JP3686385 A JP 3686385A JP 3686385 A JP3686385 A JP 3686385A JP S61196622 A JPS61196622 A JP S61196622A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル・アナログ変換器に係シ、詳し
くは電流分割方式と、R−2Rラダー抵抗力式の組合せ
によるディジタル・アナログ変換器に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a digital-to-analog converter, and more particularly to a digital-to-analog converter using a combination of a current division method and an R-2R ladder resistance method. .
ディジタル・アナログ変換器(以下、DA変換器という
)は、近年LSIが進められておシ、ディジタルオーデ
ィオ装置等の電子機器への組込みの容易化が図られてい
る。この場合、一般的なりA変換器としては、R−2f
tラダー抵抗力式のものが良く知られているが、この方
式のものは荷重の大きい上位ビットの誤差が全体の誤差
に大きく影響を与えるため、ビット数が多くなると抵抗
のトリミングが必要となり、高価となってしまう欠点が
ある。一方、高精度の抵抗が必要なりA変換方式として
は、電流分割器を複数段積み上げ・て各ビットの出力信
号を得るようにした電流分割方式がある。この電流分割
方式に使用される電流分割器としては、カレントミラー
回路を用いて所定比のビット電流を得るものや、マルチ
t 流Wをスイッチング回路で順次切換えて平均化され
た出力電流を得るようにしたもの(ダイレクト・エレメ
ント・マツチング方式等)などがある。この場合、電流
分割方式ODA変換器においては、ビットが多くなると
電流分割器の積み上げ段数が多くなって、この結果、電
源電圧が高くなってしまうという欠点がある。Digital-to-analog converters (hereinafter referred to as DA converters) have been developed into LSIs in recent years, making it easier to incorporate them into electronic devices such as digital audio devices. In this case, as a general R-A converter, R-2f
The t-ladder resistance type is well known, but with this type, the error in the upper bits with a large load greatly affects the overall error, so as the number of bits increases, it is necessary to trim the resistor. It has the disadvantage of being expensive. On the other hand, as an A conversion method that requires a highly accurate resistor, there is a current division method in which multiple stages of current dividers are stacked to obtain an output signal for each bit. Current dividers used in this current division method include those that use a current mirror circuit to obtain a bit current of a predetermined ratio, and those that use a switching circuit to sequentially switch multi-t currents W to obtain an averaged output current. (direct element matching method, etc.). In this case, the current division type ODA converter has the drawback that as the number of bits increases, the number of stacked current dividers increases, resulting in an increase in the power supply voltage.
そこで、上位側のビットを電流分割方式で、下位側のビ
ットなR−2Rラダー抵抗力式で構成し、双方の欠点を
補うようにしたDA変換器が開発されている。そして、
この組合せ方式ODA変換器においては、電流分割方式
とR−2Rラダー方式の結合部分ておける信号精度を旨
くすることが、高精度化を促進するために不可欠となっ
ている。Therefore, a DA converter has been developed in which the upper bits are configured using a current division method and the lower bits are configured using an R-2R ladder resistance type, thereby compensating for the drawbacks of both. and,
In this combination type ODA converter, it is essential to improve the signal precision at the joint portion of the current division method and the R-2R ladder method in order to promote high precision.
しかしながら、従来の組合せ方式のDAi換器において
は、ビット結合部分の信号精度が悪く、このため精度が
劣るという欠点があった。また、結合点の信号精度が悪
いと、R−2Rラダー抵抗方式側のピント数を多くする
ことができず、この結果、電流分割方式側のビット数が
多くなって電源電圧が高くなってしまうという不都合が
生じた。However, the conventional combination-type DAi converter has a drawback in that the signal accuracy of the bit combining portion is poor, resulting in poor accuracy. In addition, if the signal accuracy at the coupling point is poor, the number of focuses on the R-2R ladder resistance method side cannot be increased, and as a result, the number of bits on the current division method side increases and the power supply voltage increases. This caused an inconvenience.
この発明は上述した事情に鑑みてなされたもので、電流
分割方式とR−2Rラダー方式を組合せたDA変換器に
おいて、結合部分における信号精度を高くして、高精度
化を図ることができ、また、電流分割方式側のビット数
を減らして電源電圧を低くすることができるDA変換器
を提供することを目的とし【いる。This invention was made in view of the above-mentioned circumstances, and in a DA converter that combines a current division method and an R-2R ladder method, it is possible to improve the signal accuracy at the coupling part and achieve high precision. Another object of the present invention is to provide a DA converter that can lower the power supply voltage by reducing the number of bits on the current division side.
この発明は、上記問題点を解決するために、R−2Rラ
ダー抵抗群と、前記R−2Rラダー抵抗群の各ビット毎
に設けられる電流源トランジスタと、ビットスイッチ用
トランジスタとを具備し、下位側ビットの変換部となる
R−2Rラダー方式ディジタル・アナログ変換部と、前
記R−2Rラダー方式ディジタル・アナログ変換部の電
流源となるとともに、上位側ビットの変換部となる電流
分割方式ディジタル・アナログ変換部と、前記R−2R
ラダーカ式ディジタル・アナログ変換部から前記電流分
割方式ディジタル・アナログ変換部へ流れ込む電流のう
ち、前記各トランジスタのベース電流の総和に等しい値
の電流を補正電流として引き抜く電流補正手段とを具備
している。In order to solve the above-mentioned problems, the present invention includes an R-2R ladder resistance group, a current source transistor provided for each bit of the R-2R ladder resistance group, and a bit switch transistor. An R-2R ladder type digital-to-analog conversion unit serves as a conversion unit for the side bits, and a current division type digital-to-analog conversion unit serves as a current source for the R-2R ladder type digital-to-analog conversion unit and serves as a conversion unit for the upper bits. an analog converter and the R-2R
Current correction means extracts a current equal to the sum of the base currents of the respective transistors as a correction current from among the currents flowing from the ladder card digital-to-analog conversion section to the current division-type digital-to-analog conversion section. .
前記電流補正手段によってR−2Rラダー方式DAi換
部の各トランジスタのベース電流が引き抜かれ、これに
よシ、接合点の電流精度が高くなる。すなわち、電流分
割方式DA変換部に流れ込む電流が、R−2Rラダー方
式DA変換器の全ビットの出力電流値に極めて近い値と
なる。The base current of each transistor of the R-2R ladder type DAi switching section is extracted by the current correction means, thereby increasing the current accuracy at the junction point. That is, the current flowing into the current division type DA converter has a value extremely close to the output current value of all bits of the R-2R ladder type DA converter.
以下、図面を参照してこの発明の実施例について説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
第1図は、この発明の第1の施例の構成を示す回路図で
ある。図において、1は電流分割方式DA変換器でアシ
、結線pKよってR−2Rラダー方式DA変換器2と連
結されている。この場合、電流分割方式DA変換器1は
、D6〜D8ビット(25〜28ビツト)、すなわち、
上位側ビントの変ti i++を構成しており、R−2
Rラダー方式DA変換器2は、Do〜D4(20〜24
ビツト)、すなわち、下位側ビットの変換部を構成して
いる。FIG. 1 is a circuit diagram showing the configuration of a first embodiment of the present invention. In the figure, reference numeral 1 denotes a current division type DA converter, which is connected to an R-2R ladder type DA converter 2 by a reed and a connection pK. In this case, the current division type DA converter 1 has D6 to D8 bits (25 to 28 bits), that is,
It constitutes the upper side bint i++, and R-2
The R ladder type DA converter 2 has Do to D4 (20 to 24
In other words, it constitutes a conversion unit for the lower bits.
次に、SW1〜SW4は、各々ピントスイッチであシ、
制御入力端に供給されるビット信号が11#のときは、
端子a、 cが導通状態となり、ビット信号が加“の
ときは、端子す、 cが導通状態となる。3,4は各
々電流分割器であシ、3つの入力端に流れ込む電流を、
−二7=7に分割する。この電流分割器は、例えば、所
定の電流比を得るように#f成されたカレントミラー回
路やあるいは複数の電流源(同一電流値)をスイッチン
グによシサイクリックに切換えて電流値を平均化し、こ
の平均化電流を組合わせて所定の電流比を得るようにし
た回路(ダイナミックエレメントマツチング方式)等に
よって構成されている。Next, SW1 to SW4 are each a focus switch,
When the bit signal supplied to the control input terminal is 11#,
When terminals a and c are in a conductive state and the bit signal is applied, terminals a and c are in a conductive state. 3 and 4 are current dividers, respectively, and the current flowing into the three input terminals is
Divide into -27=7. This current divider is, for example, a current mirror circuit configured to obtain a predetermined current ratio, or a plurality of current sources (with the same current value) are cyclically switched by switching to average the current value. It is constituted by a circuit (dynamic element matching method) that combines these averaged currents to obtain a predetermined current ratio.
上記構成において、最上位ピン)Dsの電流値をIM8
Bとすれば、下位ビットであるD?、D6゜D6ビツト
の出力電流値は、各々IM8B/2゜IM8B/4.I
Msn/gとzる。In the above configuration, the current value of the top pin) Ds is set to IM8
If B, the lower bit is D? , D6°D6 bit output current values are IM8B/2°IM8B/4 . I
Msn/g and zru.
次に、SW5〜SW9は各々一対のトランジスタから成
るビットスイッチであり、D4〜Doビットに供給され
る信号が′1″のときは、電流出力Ml 2にコレクタ
が接続されている側のトランジスタがオンし、D4〜D
oビットに供給されている信号が′0#のときは、コレ
クタが接地されている側のトランジスタがオンする。T
r5〜’l’ rlOは、各々R−2Rラダー抵抗群1
3の各ビットにそのエミッタが接続されているt流電み
付は用トランジスタであシ、ベースが共通接続されてバ
イアス端子14に接続されている。また、トランジスタ
Tr5〜Tr9の各コレクタがビットスイッチSW5〜
SW9を構成するトランジスタペアの共通エミッタに接
続され、トランジスタT rlOのコレクタが接地され
ている。Next, SW5 to SW9 are bit switches each consisting of a pair of transistors, and when the signal supplied to the D4 to Do bits is '1'', the transistor on the side whose collector is connected to the current output Ml2 is Turn on, D4~D
When the signal supplied to the o bit is '0#, the transistor whose collector is grounded is turned on. T
r5~'l' rlO are R-2R ladder resistance group 1, respectively.
The emitters of the transistors are connected to each of the three bits, and their bases are commonly connected to the bias terminal 14. Further, the collectors of the transistors Tr5 to Tr9 are connected to bit switches SW5 to SW5.
It is connected to the common emitter of the transistor pair constituting SW9, and the collector of the transistor TrlO is grounded.
そして、上述した構成は、従来の組合せ方式のDA変換
器とまったく同様の構成であ〕、本実施例は、上記構成
に、補正用を流源l5E1電流分割器18および補正用
トランジスタTrAを付加した構成になっている。次に
、これらの構成要素について説明する。The above-mentioned configuration is exactly the same as that of a conventional combination type DA converter], and in this embodiment, a correction current source 15E1 current divider 18 and a correction transistor TrA are added to the above configuration. The structure is as follows. Next, these components will be explained.
まず、補正用電流源■SEは、トランジスタQ8とエミ
ッタ抵抗Reとから成っており、トランジスタQeのベ
ースには、定電圧Vrefが印加されている。この場合
、電圧VrefO値は、トランジスタQeのコレクタ電
流の値が、■MsB/2となるように設定されている。First, the correction current source SE is composed of a transistor Q8 and an emitter resistor Re, and a constant voltage Vref is applied to the base of the transistor Qe. In this case, the voltage VrefO value is set so that the value of the collector current of the transistor Qe becomes ■MsB/2.
次に、電流分割器18は補正用電流源ISgに流れ込む
電流な分割するもので、D5ビットの出力電流(すなわ
ち、結線pを流れる電流)の値をInとすれば、一方の
入力端電流を2In、他方の入力端電流Y (IM8B
/2)−2Inに分割する。トランジスタ’l’r−A
は、エミッタが電流分割器18の一方の入力端に接続さ
れ、ベースが結線pに接続され、コレクタがバイアス端
子20に接続されている。この補正用トランジスタTr
−Aは、後述するように、接続点P1から補正11流I
oを引き抜く機能を有し、またそのhfeはR−2Rラ
ダー方式DAfi換器2を構成している各トランジスタ
と等しく構成されている。Next, the current divider 18 divides the current flowing into the correction current source ISg, and if the value of the output current of the D5 bit (that is, the current flowing through the connection p) is In, one input end current is 2In, other input terminal current Y (IM8B
/2)-2In. Transistor 'l'r-A
has an emitter connected to one input end of the current divider 18, a base connected to the connection p, and a collector connected to the bias terminal 20. This correction transistor Tr
-A is the correction 11th stream I from the connection point P1, as will be described later.
The hfe has the same function as each transistor constituting the R-2R ladder type DAfi converter 2.
4次に、上述した回路における電流分割方式DA変換器
1とR−2Rラダー方式DA変換器2との結合点におけ
る電流の精度について説明する。4. Next, the precision of the current at the connection point between the current division type DA converter 1 and the R-2R ladder type DA converter 2 in the above-described circuit will be explained.
始めに、本実施例における電流精度と従来の電流精度と
を対比させるために、補正用電流□源ISK電流分割器
工8および補正用トランジスタTr−Aがない場合、す
なわち、補正電流工0がない場合、について説明する。First, in order to compare the current accuracy in this embodiment with the conventional current accuracy, we will explain the case where there is no correction current □ source ISK current divider 8 and correction transistor Tr-A, that is, when the correction current 0 is If not, explain.
(補正電流Ioがない場合)
まず、電流分割方式DA変換器1のビット数をn、1R
−2Rラダー方式DA変換器2のビット数をmlその最
上位ビットの出力電流を■mlとすると、組合せ方式の
DA変換器においては、なる関係式が満たされなければ
ならないことが知られている。(When there is no correction current Io) First, set the number of bits of the current division type DA converter 1 to n, 1R.
-If the number of bits of the -2R ladder type DA converter 2 is ml and the output current of the most significant bit is ml, it is known that in a combination type DA converter, the following relational expression must be satisfied. .
ここで、トランジスタTr5〜T rtoの各々の電流
増幅率hfeがすべて等しいとすると、R−2Rラダー
抵抗群13は7ビツト下位に行く毎に電流値が//2に
なるから、トランジスタT r 5 *’rrs、Tr
7・・・の各エミッタ電流は、各々となシ、トランジス
タT r 5 、 T r6 、 T r?・・・
の各ベース電流は、各々
・・・・・・・・・ (3)
となる。したがって、結線pを流れるトランジスタTr
5〜Tr1oのベース電流の総和■Blは、となる。Here, assuming that the current amplification factors hfe of each of the transistors Tr5 to Trto are all equal, the current value of the R-2R ladder resistor group 13 becomes //2 every time it moves to the lower 7 bits, so the transistor Tr5 *'rrs, Tr
The emitter currents of the transistors T r 5 , T r6 , T r? ...
The base currents of each are as follows (3). Therefore, the transistor Tr flowing through the connection p
The sum of the base currents of 5 to Tr1o, ■Bl, is as follows.
また、ビットスイッチSW5〜SW9を構成するトラン
ジスタベアから結線pに流れ込むベース電流は、各トラ
ンジスタペアのhfeがトランジスタTr5〜Trto
に等しいとすれば、各々となる。したがって、ビットス
イッチSW5〜SW9から流れ込むベース電流の総和、
In2は(5)式に示す数列の和となるから、
となる。したがって、結線pに流れ込む全ベース電流I
B8は、
・・・・・・・・・(7)
となシ、この(7)式に周知の近似公式を適用して次式
そして、このベース電流Insは、結線p中を定常的に
流れるから、ベース電流IBHの分だけR−2Rラダー
方式DA変換器2の出力信号が小さくなってしまう。In addition, the base current flowing from the transistor bare forming the bit switches SW5 to SW9 to the connection p is caused by the fact that hfe of each transistor pair is connected to the transistors Tr5 to Trto.
If it is equal to , then each will be the same. Therefore, the sum of the base currents flowing from bit switches SW5 to SW9,
Since In2 is the sum of the sequence shown in equation (5), it becomes as follows. Therefore, the total base current I flowing into connection p
B8 is expressed as follows by applying the well-known approximation formula to equation (7).Then, this base current Ins is calculated as As a result, the output signal of the R-2R ladder type DA converter 2 becomes smaller by the amount of the base current IBH.
また、R−2Rラダー方式ODA変換器2の最上位ビン
)(D4)の出力電流■m1は、I n
工n 1 + h f e・・・・・
・・・・ 損
となる。ここで、仮にhfe=100とすると、となシ
、mの最大値が5となる。すなわち、R−2Rラダー方
式DA変換器のビット数を5以上にすることができず、
この結果、DA変換器全体でのビット数が多くなった場
合には、電流分割方式側が負担するピント数が多くなっ
てしまう。したがって、電源電圧を低く押えることがで
きないという問題が生じる。In addition, the output current m1 of the top bin (D4) of the R-2R ladder ODA converter 2 is In
Engineering n 1 + h f e・・・・・・
... It will be a loss. Here, if hfe=100, then the maximum value of m will be 5. In other words, the number of bits of the R-2R ladder type DA converter cannot be increased to 5 or more,
As a result, when the number of bits in the entire DA converter increases, the number of focuses that the current division method side has to bear increases. Therefore, a problem arises in that the power supply voltage cannot be kept low.
(補正電流Ioがある場合) 次に、補正電流Ioがある場合について説明する。(If there is a correction current Io) Next, a case where there is a correction current Io will be explained.
まず、補正用トランジスタTr−Aの電流増幅率hfe
をトランジスタTrs〜T rloと同シ値に設定スる
と、トランジスタTr−Aのベースに流れる電流(すな
わち、補正電流Io)は、となる。この結果、R−2R
ラダー方式から出力される電流工n′は、電流工。に補
正電流Ioを加え合せた電流となシ、
In ’ = In+I o ・・・・・・・・
・ (至)となる。したがって、この場合のR−2Rラ
ダー方式DA変換器2の最上位ビットの電流1111t
は、前述した(9)式中のInを工n′に置き代えれば
求められる。すなわち、
となる。そして、とのα4式を前述したα)式に代入す
ると、
となシ、ここで、仮りにhfe=100とすればn
となる。すなわち、mの値を10以上にとることができ
る。したがって、DA変換器全体でのビット数が4多く
なっても、R−2Rラダー方式側のビットを多くシ、電
流分割方式側のビットを少なくすることができ、これに
よシ、電源電圧を小とすることができる。First, the current amplification factor hfe of the correction transistor Tr-A
When set to the same value as the transistors Trs to Trlo, the current flowing to the base of the transistor Tr-A (that is, the correction current Io) is as follows. As a result, R-2R
The current work n' output from the ladder method is the current work. The current is the sum of the correction current Io, In' = In+Io...
・It becomes (to). Therefore, in this case, the current 1111t of the most significant bit of the R-2R ladder type DA converter 2
can be obtained by replacing In in the above-mentioned formula (9) with n'. In other words, it becomes . Then, by substituting the α4 formula into the above-mentioned α) formula, we get: Here, if hfe=100, then n. That is, the value of m can be set to 10 or more. Therefore, even if the number of bits in the entire DA converter increases by 4, it is possible to increase the number of bits on the R-2R ladder method side and reduce the number of bits on the current division method side, which reduces the power supply voltage. It can be small.
、−この場合、hfeを/θθとすることは極めて容易
であるから、mの値はhfeの値を大きくすることによ
って、さらに大きな電圧することができる。したがって
、例えば、n=6、m=10程度の16ビツ)DA変換
器は、容易に作成するととができる、
次に、第2図はこの発明の第一の実施例の構成を示す回
路図である。なお、図において第1図の各部と対応する
部分には同一の符号を付し、その説明を省略する。, - In this case, since it is extremely easy to set hfe to /θθ, the value of m can be made even larger by increasing the value of hfe. Therefore, for example, a 16-bit DA converter with n=6 and m=10 can be easily created. Next, FIG. 2 is a circuit diagram showing the configuration of the first embodiment of this invention. It is. In the figure, the same reference numerals are given to the parts corresponding to those in FIG. 1, and the explanation thereof will be omitted.
図において、ISA〜ISDは各々電流源であ句、ベー
スが共通接続されているトランジスタ勉〜Qdと、これ
らのトランジスタQa〜Qdのエミッタ抵抗とから成っ
ている。そして、これらの電流源ISA〜ISDは、各
々電流組合せ部3aの出力端に接続されておシ、各電流
源ISA〜ISDの出力電流はバイアス端子5に流出す
るようになっている。そして、電流源Isム〜■SDの
出力電流値は1各々IM8B/2に設定されている。In the figure, each of ISA to ISD is a current source, and consists of transistors Qd whose bases are commonly connected, and emitter resistors of these transistors Qa to Qd. These current sources ISA to ISD are each connected to the output end of the current combining section 3a, and the output current of each current source ISA to ISD flows out to the bias terminal 5. The output current values of the current sources Is-SD are each set to IM8B/2.
次に、電流組合せ部3aは、電流源ISA〜ISDの出
力電流を適宜組合せて、2:1:1の分流比を作成する
ものである。この電流組合せ部3aは、例えば、電流源
ISA、ISBの出力電流をスイッチSW1へ供給し、
電流源IScの出力電流をスイッチSW2へ供給し、電
流W、 I S Dの出力電流を電流分割器4へ供給す
る単なる結線であってもよく、また、上記結線関係を順
次サイクリックにシフトさせるスイッチング回路であっ
てもよい。この場合、電流組合せ部3aと電流源ISA
〜ISDとで、電流分割器3が構成されている1
次に、補正用電流源INKは、トランジスタQeとエミ
ッタ抵抗Reとから成っており、トランジスタQeはそ
のベースが電流源l5A−ISDを構成する各トランジ
スタのベースに共通接続され、エミッタが抵抗R,を介
してバイアス端子5に接続され、コレクタが電流分割器
18の出力端に接続されている。この場合、トランジス
タQeは、その特性が電流源l5A−ISDを構成する
各トランジスタと同一の特性に設定されており、また、
抵抗Reの値および特性も電流源l5A−ISDを構成
するエミッタ抵抗の値および特性と同一に設定されてい
る。したがって、補正用電流源ISEを流れる電流の値
は、電流源l5A−ISDの各々を流れる電流の値に等
しく(IM8B/2)となる。Next, the current combination unit 3a appropriately combines the output currents of the current sources ISA to ISD to create a shunt ratio of 2:1:1. The current combination unit 3a supplies, for example, the output currents of the current sources ISA and ISB to the switch SW1,
It may be a simple connection that supplies the output current of the current source ISc to the switch SW2 and supplies the output currents of the currents W and ISD to the current divider 4, or the above connection relationship may be sequentially and cyclically shifted. It may also be a switching circuit. In this case, the current combination unit 3a and the current source ISA
~ISD constitutes a current divider 3. Next, the correction current source INK consists of a transistor Qe and an emitter resistor Re, and the base of the transistor Qe constitutes a current source 15A-ISD. The emitter is connected to the bias terminal 5 via a resistor R, and the collector is connected to the output terminal of the current divider 18. In this case, the characteristics of the transistor Qe are set to be the same as those of each transistor constituting the current source I5A-ISD, and
The value and characteristics of the resistor Re are also set to be the same as the value and characteristics of the emitter resistor constituting the current source 15A-ISD. Therefore, the value of the current flowing through the correction current source ISE is equal to the value of the current flowing through each of the current sources 15A-ISD (IM8B/2).
この実施例の動作は、図から明らかなように、前述した
第1の実施例とまったく同様にな゛るが、補正用電流源
ISKの特性が、電流源ISA〜ISDとまったく同様
に設定されているので、電流源ISA〜ISnを構成す
る、トランジスタのvBE、’hFEがロントやウェハ
ーによってばらついたとしても、それに適応した補正電
流を得ることができる。As is clear from the figure, the operation of this embodiment is exactly the same as that of the first embodiment described above, but the characteristics of the correction current source ISK are set exactly the same as those of the current sources ISA to ISD. Therefore, even if the vBE and 'hFE of the transistors constituting the current sources ISA to ISn vary depending on the terminal or the wafer, a correction current suitable for the variation can be obtained.
なお、上述した第八第一の実施例における各部の電圧関
係の一例を示すと以下の通シになる。Incidentally, an example of the voltage relationship of each part in the above-mentioned eighth first embodiment is as follows.
まず、入力ディジタル信号は、′1′信号が5V程度、
′O#信号が−1,5V程度に設定され、端子15.1
4,2(1)電圧値が各に−IV、 −2V。First, as for the input digital signal, the '1' signal is about 5V,
'O# signal is set to about -1.5V, and terminal 15.1
4,2(1) Voltage values are -IV and -2V respectively.
θ〜5v程度に設定される。また、端子19は、CI
M 8 n / 2−2 I n )なる電流が流れれ
ば良いので、その電圧値は任意に設定される。なお、上
記設定値は一例でおって、使用する回路等において、適
宜な値が設定できることは勿論である。It is set to about θ~5v. In addition, the terminal 19 is connected to the CI
Since it is sufficient that a current of M8n/2-2In) flows, the voltage value can be set arbitrarily. Note that the above set values are merely examples, and it goes without saying that appropriate values can be set depending on the circuit used.
また、電流分割方式DA変換器1がダイナミック・エレ
メント・マツチング方式で構成され、かつ、電流分割器
が多段に設けられている時は、補正用の電流源ISiは
最上位ビットの電流IM8Bが流れるマルチ電流源と並
列に設ける方が良い。Furthermore, when the current division type DA converter 1 is configured by the dynamic element matching type and the current dividers are provided in multiple stages, the current IM8B of the most significant bit flows through the correction current source ISi. It is better to install it in parallel with multiple current sources.
また、上記各実施例においては、補正用トランジスタT
r−Aの特性と、R−2Rラダー方式DA変換器を構成
している各トランジスタの特性(温度特性等)を等しく
設定すれば、温度変化等カアっても、すべてのトランジ
スタのhfeが同様に変化するため、精度が悪化するこ
とがなく、極め【好適である。Furthermore, in each of the above embodiments, the correction transistor T
If the characteristics of r-A and the characteristics (temperature characteristics, etc.) of each transistor constituting the R-2R ladder type DA converter are set equal, the hfe of all transistors will be the same even if the temperature changes etc. This is extremely suitable because the accuracy does not deteriorate.
以上説明したように、この発明によれば、R−2Rラダ
ー抵抗群と、前記R−2Rラダー抵抗群の各ビット毎に
設けられる電流源トランジスタと、ビットスイッチ用ト
ランジスタとを具備し、下位側ビットの変換部となるR
−2Rラダー方式ディジタル・アナログ奪換部と、前記
R−2Rラダー方式ディジタル・アナログ変換部の電流
源となる(至)
補正用電流源(電流補正手段)。As explained above, according to the present invention, an R-2R ladder resistance group, a current source transistor provided for each bit of the R-2R ladder resistance group, and a bit switch transistor are provided, and the lower side R, which is the bit conversion part
- A correction current source (current correction means) serving as a current source for the 2R ladder type digital/analog switching unit and the R-2R ladder type digital/analog conversion unit.
とともに、上位側ビットの変換部となる電流分割方式デ
ィジタル・アナログ変換部と、前記R−2Rラダー方式
ディジタル・アナログ変換部から前記電流分割方式ディ
ジタル・アナログ変換部へ流れ込む電流のうち、前記各
トランジスタのベース電流の総和に等しい値の電流を補
正電流として引き抜く電流補正手段とを具備したので、
結合部分における信号精度が極めて高くなシ、この結果
、高精度化が図れるとともに電流分割方式側のビット数
を減らして電源電圧を低くすることができる。In addition, a current division type digital-to-analog conversion section serving as a conversion section for the upper bit, and each of the transistors among the current flowing from the R-2R ladder type digital-to-analog conversion section to the current division type digital-to-analog conversion section. and current correction means for drawing out a current equal to the sum of the base currents as a correction current.
The signal accuracy in the coupling portion is extremely high, and as a result, high accuracy can be achieved, and the number of bits on the current division method side can be reduced to lower the power supply voltage.
第1図はこの発明の第1の実施例の構成を示す回路図、
第一図はこの発明の第2の実施例の構成を示す回路図で
ある。
1・・・・・・電流分割方式DA変換器(電流分割方式
DA変換部)、2・・・・・・R−2Rラダー方式DA
変換器(R−2Rラダー方式DA変換部)、18・・・
・・・電流分割器(電流補正手段)、Tr−A・・・・
・・補正用トランジスタ(電流補正手段)、ISE・・
・・・・のFIG. 1 is a circuit diagram showing the configuration of a first embodiment of the invention, and FIG. 1 is a circuit diagram showing the configuration of a second embodiment of the invention. 1...Current division type DA converter (current division type DA converter), 2...R-2R ladder type DA
Converter (R-2R ladder type DA converter), 18...
...Current divider (current correction means), Tr-A...
...Correction transistor (current correction means), ISE...
····of
Claims (3)
抗群の各ビット毎に設けられる電流源トランジスタと、
ビットスイッチ用トランジスタとを具備し、下位側ビッ
トの変換部となるR−2Rラダー方式ディジタル・アナ
ログ変換部と、 前記R−2Rラダー方式ディジタル・アナログ変換部の
電流源となるとともに、上位側ビットの変換部となる電
流分割方式ディジタル・アナログ変換部と、 前記R−2Rラダー方式ディジタル・アナログ変換部か
ら前記電流分割方式ディジタル・アナログ変換部へ流れ
込む電流のうち、前記各トランジスタのベース電流の総
和に等しい値の電流を補正電流として引き抜く電流補正
手段 とを具備することを特徴とするディジタル・アナログ変
換器。(1) an R-2R ladder resistance group, and a current source transistor provided for each bit of the R-2R ladder resistance group;
an R-2R ladder type digital-to-analog converter, which is equipped with a bit switch transistor and serves as a converter for the lower bit; and a current source for the R-2R ladder type digital-to-analog converter, and serves as a converter for the upper bit a current division type digital-to-analog conversion section serving as a conversion section; and a sum of the base currents of each of the transistors among the currents flowing from the R-2R ladder type digital-to-analog conversion section to the current division type digital-to-analog conversion section. A digital-to-analog converter comprising: current correction means for extracting a current having a value equal to , as a correction current.
ジスタに等しい補正用トランジスタを具備するとともに
、この補正用トランジスタのエミッタに補正電流に対応
するエミッタ電流を流し、前記補正用トランジスタのベ
ース電流を前記R−2Rラダー方式ディジタル・アナロ
グ変換器と前記電流分割方式ディジタル・アナログ変換
器との接続点から得るようにしたことを特徴とする特許
請求の範囲第1項記載のディジタル・アナログ変換器。(2) The current correction means includes a correction transistor having a current amplification factor equal to that of each transistor, and causes an emitter current corresponding to the correction current to flow through the emitter of the correction transistor, so that the base current of the correction transistor is obtained from a connection point between the R-2R ladder type digital-analog converter and the current division type digital-analog converter. .
最上位ビット電流をつくる電流源トランジスタと並列に
補正用電流源トランジスタを設け、この補正用電流源ト
ランジスタの出力電流を分割することにより、前記補正
用トランジスタのエミッタ電流をつくることを特徴とす
る特許請求の範囲第2項記載のディジタル・アナログ変
換器。(3) A correction current source transistor is provided in parallel with the current source transistor that generates the most significant bit current of the current division type digital-to-analog converter, and the output current of this correction current source transistor is divided. 3. The digital-to-analog converter according to claim 2, wherein the digital-to-analog converter generates an emitter current of a transistor for use.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3686385A JPS61196622A (en) | 1985-02-26 | 1985-02-26 | Digital-analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3686385A JPS61196622A (en) | 1985-02-26 | 1985-02-26 | Digital-analog converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61196622A true JPS61196622A (en) | 1986-08-30 |
Family
ID=12481619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3686385A Pending JPS61196622A (en) | 1985-02-26 | 1985-02-26 | Digital-analog converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61196622A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01246921A (en) * | 1988-02-16 | 1989-10-02 | Philips Gloeilampenfab:Nv | Current source |
US6747587B2 (en) | 2002-11-11 | 2004-06-08 | Oki Electric Industry Co., Ltd | Digital / analog converter |
-
1985
- 1985-02-26 JP JP3686385A patent/JPS61196622A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01246921A (en) * | 1988-02-16 | 1989-10-02 | Philips Gloeilampenfab:Nv | Current source |
US6747587B2 (en) | 2002-11-11 | 2004-06-08 | Oki Electric Industry Co., Ltd | Digital / analog converter |
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