JPS61190973A - Electrostatic breakdown preventive element - Google Patents

Electrostatic breakdown preventive element

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JPS61190973A
JPS61190973A JP60030393A JP3039385A JPS61190973A JP S61190973 A JPS61190973 A JP S61190973A JP 60030393 A JP60030393 A JP 60030393A JP 3039385 A JP3039385 A JP 3039385A JP S61190973 A JPS61190973 A JP S61190973A
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electrostatic breakdown
prevention element
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    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
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Abstract

PURPOSE:To operate the titled element positively at high speed with a comparatively small layout area while inhibiting the increase of input capacitance at a minimum by forming two bipolar-transistor sections sharing a collector region into the same semiconductor island. CONSTITUTION:When high-voltage pulses +Vp having plus polarity are applied to an external input terminal Pin, a thyristor by two bipolar-transistors Q1 and Q2 is shaped equivalently. When the high-voltage pulses +Vp exceeds a predetermined threshold (+ several hundred V), a potential difference is generated between a base and an emitter in Q2 because currents +Ic flow through base pinch resistors R1, R2, thus generating a positive feedback between Q1 and Q2, then triggering the thyristor. Accordingly, high-voltage pulses +Vp is clamped, thus protecting an internal circuit 10 from a breakdown.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、静電破壊防止素子技術さらには微細加工さ
れた半導体集積回路装置に適用して特に有効な技術に関
するもので、・例えばC−MOS型あるいは高速ショッ
トキー屋半導体集積回路装置に利用して有効な技術に関
するものである。
[Detailed Description of the Invention] [Technical Field] The present invention relates to electrostatic breakdown prevention element technology and technology that is particularly effective when applied to microfabricated semiconductor integrated circuit devices, such as C-MOS type or The present invention relates to a technique effective for use in high-speed Schottky semiconductor integrated circuit devices.

〔背景技術〕[Background technology]

例えば微細加工されたC−MOS型あるいは高速シgツ
)キー型の半導体集積回路装置では、その内部回路を静
電気などの高電圧パルスから保護するために、いわゆる
静電破壊防止素子が必要となってくる。
For example, microfabricated C-MOS type or high-speed key type semiconductor integrated circuit devices require so-called electrostatic damage prevention elements to protect their internal circuits from high voltage pulses such as static electricity. It's coming.

この静電破壊防止素子については、例えばコロナ社発行
「集積回路工学(2)」柳井久義、永田穣共著、147
.148頁などに記載されている。
Regarding this electrostatic damage prevention element, for example, "Integrated Circuit Engineering (2)" published by Corona Publishing Co., Ltd., co-authored by Hisayoshi Yanai and Minoru Nagata, 147
.. It is described on page 148.

しかしながら、この種の静電破壊防止素子は、そのサイ
ズが概して大きいためK、微細化された半導体集積回路
装置では、その静電破壊素子が限られたレイアウト面積
を不当に大きく占領し、さ−らにはその静電破壊防止素
子が例えば入力容量を大幅に増大させたりするなどの不
都合を生じさせるようになる、という問題点のあること
が本発明者によって明らかとされた。
However, this type of electrostatic damage prevention element is generally large in size, and in miniaturized semiconductor integrated circuit devices, the electrostatic damage prevention element occupies an unreasonably large amount of the limited layout area. Furthermore, the inventors have found that there is a problem in that the electrostatic breakdown prevention element causes disadvantages such as, for example, significantly increasing input capacitance.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、比較的小さなレイアウト面積でもっ
て確実かつ高速に動作できるとともに、入力容量の増大
を最小限に押さえることができるようにした静電破壊防
止素子技術を提供することにある。
An object of the present invention is to provide an electrostatic breakdown prevention element technology that can operate reliably and at high speed with a relatively small layout area, and can minimize an increase in input capacitance.

この発明の前記ならびKそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
A brief description of typical inventions disclosed in this application is as follows.

すなわち、同一の半導体の島内圧コレクタ領域を共有す
る2つのバイポーラ噛トランジスタ部を形成することに
より、比較的小さなレイアウト面積でもって確実かつ高
速に動作できるとともK、入力容量の増大を最小限に押
さえることができるようにする、という目的を達成する
ものである。
In other words, by forming two bipolar transistor sections that share the same semiconductor island pressure collector region, it is possible to operate reliably and at high speed with a relatively small layout area, and to minimize the increase in input capacitance. It achieves the purpose of making it possible to hold down.

〔実施例] 以下、この発明の代表的な実施例を図面を参照しながら
説明する。
[Embodiments] Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.

なお、図面において同一符号は同一あるいは相当部分を
示す。
In the drawings, the same reference numerals indicate the same or corresponding parts.

第1図はこの発明による静電破壊防止素子の一実施例を
示す、 また、第2図は第1図の静電破壊防止素子の平面レイア
ウト状態を示す。
FIG. 1 shows an embodiment of the electrostatic damage prevention element according to the present invention, and FIG. 2 shows a planar layout of the electrostatic damage prevention element shown in FIG.

第1図および第2図に示す静電破壊防止素子は半導体集
積回路装置の外部入力端子ピンPin  と内部回路1
0の間に介在することにより、その内部回路10を静電
気などによる高電圧パルスから保護する。先ず、この静
電破壊防止素子が形成される半導体集積囲路装置には、
第2導電型であるp−型半導体基板IK第1導電型であ
るn−型シリコンエピタキシャル層2を形成してなる半
導体基体が使われている。p−型半導体基板1とn−型
シリコンエピタキシャル11i20間にはn+型埋込層
3が形成されている。静電破壊防止素子は、同一のp型
半導体の島すなわち分離領域(図示省略)で囲まれたn
−型シリコンエピタキシャル膚2の島内に2つのp型ベ
ース拡散層4a、4bの島を形、成し、さらに各p型ベ
ース拡散#4a、4bの島内にそれぞれn+型エミッタ
拡散層5a、5bの島を形成する。そして、一方のp型
ベース拡散層4aの島とこのp型ベース拡散層4a内に
形成されたn+型エミッタ拡散層5aの島とを互いに共
通接続して外部入力端子ピンPinと内部回路10の間
に並列に接続するとともに、他方のp型ベース拡散層4
bの島とこのp型ベース拡散層4b内に形成されたn+
型エミッタ拡散層5bの島とを互いに共通接続して定電
位(接地電位GND)に接続することにより構成されて
いる。
The electrostatic damage prevention device shown in FIGS. 1 and 2 is connected to an external input terminal pin Pin and an internal circuit 1 of a semiconductor integrated circuit device.
0 protects the internal circuit 10 from high voltage pulses caused by static electricity or the like. First, the semiconductor integrated enclosure device in which this electrostatic damage prevention element is formed includes:
A semiconductor substrate is used in which a p-type semiconductor substrate I, which is a second conductivity type, and an n-type silicon epitaxial layer 2, which is a first conductivity type, are formed. An n+ type buried layer 3 is formed between the p- type semiconductor substrate 1 and the n- type silicon epitaxial layer 11i20. The electrostatic breakdown prevention element consists of an island of the same p-type semiconductor, that is, an n-type semiconductor surrounded by isolation regions (not shown).
Two islands of p-type base diffusion layers 4a and 4b are formed within the island of - type silicon epitaxial layer 2, and furthermore, two islands of p-type base diffusion layers 4a and 4b are formed within the island of each p-type base diffusion #4a and 4b, respectively. form an island. Then, the island of one p-type base diffusion layer 4a and the island of the n+ type emitter diffusion layer 5a formed in this p-type base diffusion layer 4a are commonly connected to each other to connect the external input terminal pin Pin and the internal circuit 10. and the other p-type base diffusion layer 4
b island and n+ formed in this p-type base diffusion layer 4b.
It is constructed by commonly connecting the islands of the type emitter diffusion layer 5b and connecting them to a constant potential (ground potential GND).

ここで、内部回路10には、例えは最小寸法1−3μm
といったような高度に微細化されたMOSあるいはバイ
ポーラ素子による回路が高密度に形成されている。
Here, the internal circuit 10 has a minimum dimension of 1 to 3 μm, for example.
Circuits using highly miniaturized MOS or bipolar elements such as these are formed at high density.

また、7a、7b、8a、8b、9a、9M!それぞれ
電極を示すが、9a、9bの電極は、何も接続されてお
らず、開放となっている。6は表面の酸化膜を示す。
Also, 7a, 7b, 8a, 8b, 9a, 9M! Although electrodes are shown, electrodes 9a and 9b are not connected to anything and are open. 6 indicates an oxide film on the surface.

なお、VCCは電源電位を示す。Note that VCC indicates a power supply potential.

以上のようにして、あたかも、同一の半導体の&内にル
クタ領域を共有する2つのバイポーラ・トランジスタに
よって、後述するような作用効果を有する静電破壊防止
素子が形成されている。
As described above, an electrostatic breakdown prevention element having the functions and effects described below is formed as if by two bipolar transistors sharing a transistor region in the same semiconductor.

第3図および第4図は第1図と第2図とで示した静電破
壊防止素子の等回路を示す。
3 and 4 show equivalent circuits of the electrostatic breakdown prevention device shown in FIGS. 1 and 2. FIG.

先ず、外部入力端子ピンPin Kプラス極性の高電圧
パルス+Vpが印加された場合は、第3図に示すよ5に
、2つのバイポーラ・トランジスタQ1とQ2によるサ
イリスタが等価的に形成される。そして、その高電圧パ
ルス+Vpが所足のしきい値(+数百V)を越えると、
この高電圧パルス+VpKよる+Icがペースピンチ抵
抗R1゜R2を流れることにより、Q2のペース・エミ
ッタ間Km位差が生じ、これKよりQlとQ2の間に正
帰還が生じて上記サイリスタがトリガーされる。この結
果、外部入力端子ピンPinに印加された高電圧パルス
+Vpがクランプされて、内部回路10が破壊から保護
されるようになる。この後、Vpが十分に安全な電圧に
まで低下すると一1Q2のベース・エミッタ間の電位差
が低下してQl、Q2の正帰還状態が解除され、これに
より外部入力端子ビンPinおよび内部回路10が静電
破壊防止素子から実質的に切り離されるようになる。
First, when a high voltage pulse +Vp of positive polarity is applied to the external input terminal pin Pin K, a thyristor is equivalently formed by two bipolar transistors Q1 and Q2 as shown at 5 in FIG. Then, when the high voltage pulse +Vp exceeds the required threshold (+several hundred V),
+Ic caused by this high voltage pulse +VpK flows through the pace pinch resistor R1°R2, resulting in a Km level difference between the pace emitter of Q2, which causes positive feedback between Ql and Q2, triggering the thyristor. Ru. As a result, the high voltage pulse +Vp applied to the external input terminal pin Pin is clamped, and the internal circuit 10 is protected from destruction. After this, when Vp drops to a sufficiently safe voltage, the potential difference between the base and emitter of Q1 and Q2 decreases, and the positive feedback state of Ql and Q2 is released, which causes the external input terminal pin Pin and the internal circuit 10 to It becomes substantially separated from the electrostatic breakdown prevention element.

なお、R3はn−型シリコンエピタキシャル漕2とn+
型埋込層3による抵抗を示す。
Note that R3 is the n- type silicon epitaxial tank 2 and the n+
The resistance due to the mold buried layer 3 is shown.

次に、外部入力端子ビンPinにマイナス極性の高電圧
パルス−Vpが印加された場合は、第4図に示すよ5K
、2つのバイポーラ・トランジスタQ1とQ3によるサ
イリスタが等測的に形成される。そしてこの場合も、こ
の高電圧パルス−Vpが所定のしき℃・値(−数百■)
を越えると、この高電圧パルス−Vpによる一Icがベ
ースピンチ抵抗R2,R1を流れることにより、Q3の
ベース・エミッタ間に電位差が生じ、これによりQlと
Q3の間に正帰還が生じて上記サイリスタがトリガーさ
れる。この結果、外部入力端子ピンPinに印加された
高電圧パルス−Vpがクランプされて、内部回路10が
破壊から保護されるようKなる。この後、上記の場合と
同様にVpが安全な電圧まで低下すると、Q3のベース
・エミッタ間の電位差が低下してQl、Q3の正帰還状
態が解除され、これにより外部入力端子ビンPinおよ
び内部回路10が静電破壊防止素子から実質的に切り離
されるようになる。
Next, when a negative polarity high voltage pulse -Vp is applied to the external input terminal pin Pin, 5K is applied as shown in FIG.
, a thyristor is formed isometrically by two bipolar transistors Q1 and Q3. In this case as well, this high voltage pulse -Vp is set to a predetermined threshold °C/value (-several hundred ■)
When the voltage exceeds -Ic caused by this high voltage pulse -Vp, it flows through the base pinch resistors R2 and R1, creating a potential difference between the base and emitter of Q3, which causes positive feedback between Ql and Q3, resulting in the above-mentioned Thyristor is triggered. As a result, the high voltage pulse -Vp applied to the external input terminal pin Pin is clamped, and the internal circuit 10 is protected from destruction. After that, as in the case above, when Vp drops to a safe voltage, the potential difference between the base and emitter of Q3 drops and the positive feedback state of Ql and Q3 is released, which causes the external input terminal pin Pin and the internal The circuit 10 becomes substantially disconnected from the electrostatic discharge protection device.

以上のようにして、同一の半導体の島内にコレクタ領域
を共有する2つのバイポーラ・トラジスタ部を形成する
のと同様の構成により、内部回路10を正負両極性の高
電圧パルス+Vpe −Vpから確実に保護することの
できるようになっている。このように、実質的に2つの
パイベーラeトランジスタ部を形成するだけの構成であ
るから、微細加工を行うKは非常に適している。これに
ともない、外部入力端子ピンPinに寄生する入力容量
の増大も最小限に押えることができる。さらに、2つの
バイポーラ・トランジスタQl、Q2あるいはQteQ
3の相互の正帰還動作により、十分に速い動作速度を得
ることができる。
As described above, the internal circuit 10 is reliably protected from high voltage pulses of both positive and negative polarities +Vpe -Vp by using a configuration similar to that of forming two bipolar transistor sections sharing a collector region within the same semiconductor island. It is now possible to protect it. In this way, since the structure is essentially just forming two piebaler e transistor parts, K is very suitable for microfabrication. Accordingly, an increase in the input capacitance parasitic to the external input terminal pin Pin can also be suppressed to a minimum. Furthermore, two bipolar transistors Ql, Q2 or QteQ
A sufficiently high operating speed can be obtained by the mutual positive feedback operation of 3.

また、第1図と第2図に示した実施例では、n+型エミ
ッタ拡散層5a、5bの互いに内側同士で対抗する部分
にそれぞれ、何も接続されていない開放電極9a、9b
を設けているが、これによってp型ベース拡散層4aと
4b間の電流の分布を平均化させて、ラテラル方向に形
成されるQlの許容電流容量を大幅に増大させ、高電圧
パルスのエネルギー吸収容量を大きく得ることができる
ようになっている。
Further, in the embodiment shown in FIGS. 1 and 2, open electrodes 9a and 9b, which are not connected to anything, are connected to portions of the n+ type emitter diffusion layers 5a and 5b that face each other on the inside.
This averages the current distribution between the p-type base diffusion layers 4a and 4b, greatly increasing the allowable current capacity of Ql formed in the lateral direction, and absorbing the energy of high voltage pulses. It is now possible to obtain a large capacity.

第5図はこの発明の別の実施例を示す。FIG. 5 shows another embodiment of the invention.

同図に示す実施例では、上述した静電破壊防止素子を2
組用い、その一方の静電破壊防止素子20の定電位源を
定電位■。。に求めるととも罠、その他方の静電破壊防
止素子30の定電位源を接地電位GNDに求めるように
している。これKより、プラス・マイナス何れ極性の高
電圧パルスに対して対称性に一層すぐれた保護特性が得
られるようになっている、 〔効果〕 (11同一の半導体の島内にコレクタ領域を共有する2
つのバイポーラ・トランジスタ部を形成するのと同様の
構成により、内部回路を静電気などくよる高電圧パルス
から確実に保護することができる、という効果が得られ
る。
In the embodiment shown in the same figure, two of the above-mentioned electrostatic damage prevention elements are used.
The constant potential source for one of the electrostatic breakdown prevention elements 20 is constant potential ■. . At the same time, the constant potential source of the other electrostatic breakdown prevention element 30 is determined to be the ground potential GND. From this K, protection characteristics with better symmetry can be obtained against high voltage pulses of either positive or negative polarity. [Effects] (11 Sharing the collector region within the same semiconductor island
A structure similar to that of forming two bipolar transistor sections has the effect that the internal circuit can be reliably protected from high voltage pulses caused by static electricity.

(2)  また、実質的に2つのバイポーラ・トランジ
スタ部を形成するだけの構成であるから、微細加工を行
うには非常に都合が良い、とい5効来が得られる。
(2) Furthermore, since the structure is essentially just forming two bipolar transistor sections, it is very convenient for microfabrication.

(3)さらK、微細化によって、外部入力端子ピンに寄
生する入力容量の増大を最小限に押さえることができる
、という効果が得られる。
(3) Furthermore, miniaturization has the effect of minimizing the increase in input capacitance parasitic to external input terminal pins.

(4)さらにまた、その動作が2つのバイポーラ・トラ
ンジスタの相互の正帰還動作により行われるので、十分
に速い動作速度を得ることができる、という効果が得ら
れる。
(4) Furthermore, since the operation is performed by the mutual positive feedback operation of the two bipolar transistors, it is possible to obtain the effect that a sufficiently high operation speed can be obtained.

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることV工いうまでもない。
Although the invention made by the present inventor has been specifically explained above based on examples, it is understood that this invention is not limited to the above-mentioned examples and can be modified in various ways without departing from the gist thereof. Not even.

〔利用分野〕[Application field]

以上、本発明者によってなされた発明をその背景となっ
た利用分野である半導体集積回路装置の入力保a!輝術
に適用した場合九ついて説明したが、それに限定される
ものではなく、例えば出力側の保護技術などにも適用で
きる。
As mentioned above, the input protection a! Although the description has been made regarding the case where the present invention is applied to a luminous technique, the present invention is not limited thereto, and can also be applied to, for example, a protection technique on the output side.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明による静電破壊防止素子の一実施例を
示す断面図、 第2図は第1図の平面レイアウト状態を示す図、第3図
はプラスの高電圧パルスが印加されたときの等価回路図
、 第4図をエマイナスの高電圧パルスが印加されたときの
等価回路図、 第5図はこの発明の別の実施例を示す等価回路図である
、 Pin・・・外部入力端子ピン、10・・・内部回路、
4a、4b−p型ベース拡散層、5a、5b−n+型エ
ミッタ拡散層、+v p、 −V p・・・静電気など
による高電圧パルス、1・・・p−塁半導体基板1.2
・・・n−Wシリコンエピタキシャル152.3・・・
n+型埋込層3、Ql、Q2.Q3・・・サイリスクを
構成するバイポーラ・トランジスタ。
Figure 1 is a cross-sectional view showing one embodiment of the electrostatic breakdown prevention element according to the present invention, Figure 2 is a diagram showing the planar layout of Figure 1, and Figure 3 is when a positive high voltage pulse is applied. 4 is an equivalent circuit diagram when a negative high voltage pulse is applied. FIG. 5 is an equivalent circuit diagram showing another embodiment of this invention. Pin...external input terminal Pin, 10...internal circuit,
4a, 4b-p type base diffusion layer, 5a, 5b-n+ type emitter diffusion layer, +v p, -V p... high voltage pulse due to static electricity, etc., 1... p- base semiconductor substrate 1.2
...nW silicon epitaxial 152.3...
n+ type buried layer 3, Ql, Q2. Q3... Bipolar transistor that makes up Cyrisk.

Claims (1)

【特許請求の範囲】 1、半導体集積回路装置の外部端子ピンと内部回路との
間に介在する静電破壊防止素子であって、第1導電型半
導体の島内に2つの第2導電型の島が形成され、さらに
各第2導電型の島内にそれぞれ第1導電型の島が形成さ
れ、一方の第2導電型の島とこの島内に形成された第1
導電型の島とを互いに共通接続して外部端子ピンと内部
回路の間に並列に接続するとともに、他方の第2導電型
の島とこの島内に形成された第1導電型の島とを互いに
共通接続して定電位に接続したことを特徴とする静電破
壊防止素子。 2、上記定電位が接地電位または電源電位であることを
特徴とする特許請求の範囲第1項記載の静電破壊防止素
子。
[Claims] 1. An electrostatic breakdown prevention element interposed between an external terminal pin and an internal circuit of a semiconductor integrated circuit device, which comprises two islands of a second conductivity type within an island of a first conductivity type semiconductor. Furthermore, an island of the first conductivity type is formed within each island of the second conductivity type, and one island of the second conductivity type and a first conductivity type island formed within this island are formed.
The islands of the second conductivity type are commonly connected to each other and connected in parallel between the external terminal pin and the internal circuit, and the other island of the second conductivity type and the island of the first conductivity type formed within this island are connected in common to each other. An electrostatic breakdown prevention element characterized by being connected to a constant potential. 2. The electrostatic breakdown prevention element according to claim 1, wherein the constant potential is a ground potential or a power supply potential.
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Cited By (3)

* Cited by examiner, † Cited by third party
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JPH04167563A (en) * 1990-10-31 1992-06-15 Nec Corp Protective circuit of semiconductor device
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