JPS61189952A - Apparatus for generating character pattern - Google Patents

Apparatus for generating character pattern

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JPS61189952A
JPS61189952A JP3124585A JP3124585A JPS61189952A JP S61189952 A JPS61189952 A JP S61189952A JP 3124585 A JP3124585 A JP 3124585A JP 3124585 A JP3124585 A JP 3124585A JP S61189952 A JPS61189952 A JP S61189952A
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circuit
pattern
dot
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    • G06K15/02Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers

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Abstract

PURPOSE:To make it possible to perform a high speed printing by using a pattern with a half, by obtaining first data by taking a logical sum in adjasent printing timing and succeedingly performing thinning so as to obtain a dot interval. CONSTITUTION:A doubled speed printing character pattern generation apparatus 3 is constituted of a reversal circuit 3a taking the negation of one line in the longitudinal direction of pattern data constituting one character stored in a character generator 1, a first operation register 3b for storing the dot data from the reversal circuit 3a, an OR circuit 3c for parallelly taking the logical sum of two adjacent lines of the character generator 1, a second operation register 3d for storing OR output from the OR circuit 3c, an AND circuit 3e for taking AND of contents of the operation registers 3b, 3d in a parallel mode and a control circuit 3f. By this constitution, high speed printing for a draft can be realized in addition to high quality printing.

Description

【発明の詳細な説明】 (技術分野) 本発明は、ドツトマトリックス式シリアルプリンタを高
速度で印字駆動するのに適したキャラクタパターンデー
タを発生させるキャラクタパターン発生装置にに関する
DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a character pattern generation device that generates character pattern data suitable for driving a dot matrix type serial printer to print at high speed.

(従来技術) ドツトマトリックス式シリアルプリンタは1紙送り方向
にドツト発生機構を一列に配列してなる印字ヘッドを、
プラテン軸方向に移動させながら文字対応箇所のドツト
発生機構を駆動して印字を行なう装置である。
(Prior art) A dot matrix serial printer has a print head consisting of dot generating mechanisms arranged in a line in the paper feed direction.
This is a device that performs printing by driving a dot generating mechanism at a location corresponding to a character while moving the platen in the axial direction.

ところで、一般的にプリンタに要求される性能は、印字
速度と印字品質であるが、上述したドツトマトリックス
式シリアルプリンタにおいてはドツト密度が印字品質に
大きく関与するため、印字速度と印字品質が相反する1
SfI係にある。
By the way, the performance generally required of a printer is printing speed and printing quality, but in the above-mentioned dot matrix type serial printer, the dot density has a large effect on printing quality, so printing speed and printing quality conflict with each other. 1
It is in the SfI section.

このため、下書等のドラフト用のプリントのように印字
品質よりも印字速度が重要視される印字においては、例
えば特開昭58−160159号公報や特開昭59−1
48668号公報に見られるように文字パターンを彰成
するドツトの内の隣接するドツトを間引いてドツト密度
を下げたパターンを発生させ、これを印字データとして
使用することが行なわれている。
For this reason, in printing where printing speed is more important than printing quality, such as printing for drafts, for example, Japanese Patent Laid-Open No. 58-160159 and Japanese Patent Laid-Open No. 59-1
As seen in Japanese Patent No. 48668, adjacent dots of the dots forming a character pattern are thinned out to generate a pattern with lower dot density, and this pattern is used as print data.

他方、通常モードにおける印字品質を向丘させることも
要求されているため、第4図に示したように、隣接する
ドツト間隔つまりドツトピッチPdの半分のピンチに印
字タイミングTpを設定する一方、ヘッド送り方向に平
行な線上り、、L2・・・・Lnではドツトが隣接しな
いようにドツトを配列し、遊休状態にあるドツト発生機
構を有効に使用することを可能ならしめ、もって斜線等
を滑らかに表現することができる高品質印字用のドツト
パターン(以下、ハーフ付パターンと呼ぶ)を採用する
ことが行なわれるようになってきた。
On the other hand, since it is also required to improve the print quality in the normal mode, as shown in FIG. The dots are arranged so that they are not adjacent to each other in the ascending line parallel to , L2...Ln, making it possible to effectively use the idle dot generation mechanism, thereby smoothly expressing diagonal lines, etc. A dot pattern (hereinafter referred to as a pattern with half) for high quality printing that can be printed has been adopted.

上述したようにハーフ付パターンは、ドツト発生機構の
応答時間のほぼ1/2つまり印字タイミングTpを配列
坐位としてm成されているため、#1接するドツトを単
純に間引いてもドツト発生機構の応答時間のほぼ1/2
の位置に隣接するドツト信号を発生する可能性が残り、
依然として通常印字における速度でしか印字ヘッドを移
動させることができず高速印字が不可能であり、またこ
れを無視してヘッド送り速度を上げた場合にはドツト発
生機構を破損するという問題がある。
As mentioned above, the half pattern is created with the alignment position at approximately 1/2 of the response time of the dot generation mechanism, that is, the printing timing Tp, so even if the dots that are in contact with #1 are simply thinned out, the response of the dot generation mechanism will be reduced. Almost 1/2 of the time
There remains a possibility of generating a dot signal adjacent to the position of
Still, the print head can only be moved at the speed for normal printing, making high-speed printing impossible, and if this is ignored and the head feeding speed is increased, there is a problem that the dot generation mechanism will be damaged.

(目的) 本発明はこのような問題に鑑み、ハーフ付パターンを使
用して高速印字を行なうことができるキャラクタデータ
発生装置を提供することを目的とする。
(Objective) In view of the above problems, it is an object of the present invention to provide a character data generation device that can perform high-speed printing using a half pattern.

すなわち1本発明が特徴とするところは、隣接する印字
タイミングで論理和を取って第1のデータを得、続いて
ドツト間隔となるように間引きを行う点にある。
That is, one feature of the present invention is that first data is obtained by performing a logical sum at adjacent print timings, and then thinning is performed to obtain the dot spacing.

(構成) そこで、以下に本発明の詳細を図示した実施例に基づい
て説明する。
(Structure) Therefore, details of the present invention will be described below based on illustrated embodiments.

第1図は1本発明の一実施例を示すものであって1図中
群号1は、ハーフ付パターンデータを格納したキャラク
タジェネレータで5例えば第3図に示したような1列1
2ビツトにより構成されたハーフ付パターンデータが規
則的にアドレス付けして格納されている。2は、ライン
バッファメモリで、キャラクタジェネレータ1から出力
された文字パターンデータもしくは後述する倍速用文字
パターン発生装置3から出力されたパターンデータを1
行分格納してから印字タイミング信号に同期して印字ヘ
ッドに出力するものである。3は、未発明の#徴部分を
なす倍速用文字パターン発生装置で、キャラクタジェネ
レータ1に格納されている1文字を構成するパターンデ
ータの縦方向1列分、この実施例では12ビツトのデー
タの否定を取る反転回路3&、キャラクタジェネレータ
lに格納されている1文字を構成するパターンデータの
縦方向1列分、この実施例では12ビツトの容疑を持ち
、反転回路3aからのドツトデータを格納する第1演算
レジスタ3b、キャラクタジェネレータlの第Mアドレ
スと第M+1アドレスのデータを一旦ラッチしてこれの
論理和をパラレルに取る論理和回路3Cと、パターンデ
ータの縦方向1列分、この実施例では12ビツトの容量
を持ち、論理和回路3cからの論理和出力を格納する第
2演算レジスタ3dと、第1演憾レジスタ3bと第2演
算レジスタ3dの内容をパラレル形式で論理積を取る論
理積回路3e、及びこれら回路3a乃至3eへのデータ
の入出力を制御する制御回路3fかも構成されている。
FIG. 1 shows an embodiment of the present invention. In FIG. 1, group number 1 is a character generator that stores half pattern data.
Half pattern data composed of 2 bits is stored in a regularly addressed manner. 2 is a line buffer memory that stores character pattern data output from the character generator 1 or pattern data output from a double-speed character pattern generation device 3 to be described later.
After storing data for each line, it is output to the print head in synchronization with a print timing signal. Reference numeral 3 denotes a character pattern generator for double speed, which is an uninvented part of the # symbol, and generates one vertical column of pattern data constituting one character stored in the character generator 1, 12-bit data in this embodiment. The inversion circuit 3 & which takes negation stores the dot data from the inversion circuit 3a, which has a 12-bit suspicion in this embodiment for one column in the vertical direction of the pattern data constituting one character stored in the character generator l. The first arithmetic register 3b, the OR circuit 3C which once latches the data at the M-th address and the M+1-th address of the character generator l and calculates the OR of these in parallel, and one column of pattern data in the vertical direction, this embodiment Here, a second operation register 3d has a capacity of 12 bits and stores the logical sum output from the logical sum circuit 3c, and a logic circuit that logically ANDs the contents of the first and second calculation registers 3b and 3d in parallel format. A product circuit 3e and a control circuit 3f for controlling data input/output to these circuits 3a to 3e are also configured.

次に、このように構成した装置の動作を第2.3図に示
したフローチャート及び動作説明図に基づいて説明する
Next, the operation of the apparatus configured as described above will be explained based on the flowchart and operation diagram shown in FIG. 2.3.

図示しないホスト装置から第1文字、例えば「F」 (
第3図)が出力されると、この文字のドツトパターンデ
ータを収容するキャラクタジェネレータ1の文字収容エ
リアが選択される。
From the host device (not shown), the first character, for example "F" (
3) is output, the character storage area of the character generator 1 that stores the dot pattern data of this character is selected.

文字収容エリアが特定された時点で、キャラクタジェネ
レータ1のポインタをこの文字収容エリアの初期アドレ
スM=Oに、またラインバッファメモリ2のポインタを
初期アドレスN=Oに設定する(イ)、今、入力文字r
F」が行頭に来るものであるから(ロ)、制御回路3f
は第1演算レジスタ3bの全内容を1、つまりALL 
lに設定する(す)。
When the character storage area is specified, the pointer of the character generator 1 is set to the initial address M=O of this character storage area, and the pointer of the line buffer memory 2 is set to the initial address N=O (a).Now, input character r
Since "F" comes at the beginning of the line (b), the control circuit 3f
sets the entire contents of the first calculation register 3b to 1, that is, ALL
Set to l.

このような準備を終えた段階で、文字収容エリアの第1
アドレスM=Oと第1アドレスM=1の内容を読出して
論理和回路3Cに出力して論理和を取り、この論理和出
力を第2演算レジスタ3dに格納する(二)、第1演算
レジスタ3bと第2演算レジスタ3dの内容を論理積回
路3eに出力して両者の論理積を取り、これを第1演算
レジスタ3bに格納する一方(ホ)、ラインバッファメ
モリ2に出力してこれの初期アドレスN=0に格納する
(第2図へ)(表1 ステップl)。
Once these preparations have been completed, the first character storage area
Read the contents of the address M=O and the first address M=1, output them to the OR circuit 3C, take a logical OR, and store this OR output in the second operation register 3d (2), the first operation register 3b and the contents of the second arithmetic register 3d are output to the AND circuit 3e, and the logical product of both is taken, and this is stored in the first arithmetic register 3b (e), while it is output to the line buffer memory 2 and its contents are Store at initial address N=0 (see Figure 2) (Table 1, Step 1).

このようにして、ラインバッファメモリ2の初期アドレ
スについての処理が終了した時点で、キャラクタジェネ
レータ1のポインタを2つ進めて第2アドレスM=2を
、またラインバッファメモリ2のポインタを1つ進めて
第1アドレスN=1を指定する(ト)、キャラクタジェ
ネレータlの文字収容エリアには文字「F」を構成する
ドツトデータがまだ残留しているので、更に引続いて処
理を行なう必要がある(チ)。前回のステップによりラ
インバッファメモ、す2のポインタは初期アドレスを離
れたので(ロ)、ラインバッファメモリ2のポインタが
位舅する1つ前のアドレスN=0の内容を読出して反転
回路3aにより反転して第1演算レジスタ3bに格納す
る(ハ)。文字収容エリアにおける第3アドレスM=2
と第4アドレスM=3の内容を読出して論理和回路3C
に出力し、その論理和出力を第2演算レジスタ3dに格
納する(二)。第1及び第2演算レジスタ3b、3dの
内容を論理積回路3eに出力して両者の論理積を取る。
In this way, when the processing for the initial address of line buffer memory 2 is completed, the pointer of character generator 1 is advanced by two to the second address M=2, and the pointer of line buffer memory 2 is advanced by one. Specify the first address N=1 (g). Since the dot data that constitutes the character "F" still remains in the character storage area of the character generator l, further processing is necessary. (blood). Since the pointer of the line buffer memory 2 has moved away from the initial address due to the previous step (b), the contents of the address N=0, which is the one before the pointer of the line buffer memory 2 is moved, are read out and the contents are read out by the inverting circuit 3a. It is inverted and stored in the first calculation register 3b (c). Third address M=2 in character storage area
and the contents of the fourth address M=3 are read and the logical sum circuit 3C
and stores the OR output in the second arithmetic register 3d (2). The contents of the first and second arithmetic registers 3b and 3d are output to the AND circuit 3e, and the AND of the two is calculated.

この演算により同一のラインヒで隣接する可能性のある
M=2列のドツトがふるい落とされる。この演算結果を
第1演算レジスタ3bに格納する一方(ホ)、ラインバ
ッファメモリ2の第2アドレスN=1に格納する(第2
図へ)(表1 ステップ2)。これにより、「F」を表
すための特徴的な1゛つの部分である縦線、つまりM=
3の列を構成するドツトが抽出され、同時に同一水平ラ
イン上で隣接する可能性のあるM=2列のドツトがふる
い落とされる。
By this calculation, M=2 columns of dots that may be adjacent on the same line are screened out. This calculation result is stored in the first calculation register 3b (e), while it is stored in the second address N=1 of the line buffer memory 2 (second
(see Figure) (Table 1 Step 2). As a result, the vertical line, which is a characteristic part to represent "F", that is, M=
The dots forming M3 columns are extracted, and at the same time M=2 columns of dots that may be adjacent on the same horizontal line are screened out.

ラインバッフ7メモリ2の第1アドレスN=1について
の処理が終了した時点で、キャラクタジェ木レータ】の
ポインタを2つ進めて第5アドレスM=4を、またライ
ンバッファメモリ2のポインタを1つdLめて第3アド
レスN=2を指定すル(ト)。ラインバッファメモリ2
における直前に格納されたデータ、つまりアドレスN=
1の内容を読出し、これを反転して第1演算レジスタ3
bに格納する(ハ)。文字収容エリアにおける第5アド
レスM=4と第6アドレスM=5の内容を読出して論理
和回路3Cに出力し、その論理和出力を第2演算レジス
タ3dに格納する(二)。
When the processing for the first address N = 1 of the line buffer 7 memory 2 is completed, the pointer of the character generator] is advanced by two to the fifth address M = 4, and the pointer of the line buffer memory 2 is advanced by 1. dL to specify the third address N=2. Line buffer memory 2
The data stored immediately before, that is, address N=
Read the contents of 1, invert it, and write it to the first calculation register 3.
Store in b (c). The contents of the fifth address M=4 and the sixth address M=5 in the character storage area are read and output to the OR circuit 3C, and the OR output is stored in the second arithmetic register 3d (2).

第1及び第2rii算レジスタ3b、3dの内容を論理
積回路3eに出力して両者の論理積を取り、これを第1
y4算レジスタ3bに格納する一方、ラインバッファメ
モリ2の第3アドレスN=2に格納する(第2図へ)(
表1 ステップ3)、これにより、印字品質を高めるた
めに付は加えられている縦線、つまりM=5列のドツト
データは排除される。
The contents of the first and second rii arithmetic registers 3b and 3d are output to the AND circuit 3e, and the AND of the two is taken.
While storing in the y4 arithmetic register 3b, it is also stored in the third address N=2 of the line buffer memory 2 (to Figure 2) (
Table 1 Step 3) This eliminates the vertical lines added to improve print quality, that is, the dot data in M=5 columns.

以下、このようにして文字rFJを収容しているエリア
のドツトパターンデータが存在する限り、第2図(ハ)
乃至(チ)の過程、つまり文字パターン収容エリアのド
ツトパターンデータを2列ずつ読出してこれらの論理和
を取り、この論理和と1ステiブ前にラインバッファア
メモリ2に格納したデータの反転値との論理積を取り、
この論理積を印字データとしてラインバッフ7メモリ2
に格納していくと言う過程を繰返す(表1 ステップ4
乃至ステップ9)、このような一連の過程により「FJ
の字を表すためのもう1つの特徴部分である上下2木の
線、つまり零行目と十−行目に配設されているドツトデ
ータが抽出される。
Hereinafter, as long as the dot pattern data of the area accommodating the character rFJ exists in this way, as shown in FIG.
Processes from (h) to (h), that is, reading out the dot pattern data in the character pattern storage area two columns at a time, taking the logical sum of these, and inverting this logical sum and the data stored in the line buffer memory 2 one step before. Take the AND with the value,
Line buffer 7 memory 2 uses this logical product as print data.
(Table 1 Step 4)
through step 9), through this series of processes, "FJ
The dot data arranged in the upper and lower two tree lines, that is, the zeroth line and tenth line, which is another characteristic part for representing the character , is extracted.

これにより、ハーフ付パターンにより形成されていた文
字パターンの内、この文字を特徴付ける部分のドツトを
余すところなく抽出する一方、印字品質を高める程度の
目的で付加わえられているドツトを消去し、しかもヘッ
ド移動方向に平行なtILでは隣接することのない簡潔
なパターンを新しく生成する。
As a result, out of the character pattern formed by the half pattern, all the dots that characterize the character are extracted, while the dots added for the purpose of improving printing quality are erased. Moreover, in tIL parallel to the head movement direction, a new concise pattern that is not adjacent is generated.

このようにして、第1文字に対する処理が終了すると、
ホスト?cRから次に入力される文字を待ち、この文字
を構成するドツトパターンデータが収容されているエリ
アの初期アドレスと、ラインバッフ7メモリ2の第2文
字格納エリアの初期ア記(ロ)乃至(チ)の処理を繰り
返す。
In this way, when the processing for the first character is completed,
host? Waits for the next character to be input from cR, and stores the initial address of the area where the dot pattern data constituting this character is stored and the initial addresses (b) to (b) of the second character storage area of the line buffer 7 memory 2. Repeat the process in h).

このようにして、ラインバッファメモリに1行分のデー
タが格納された時点で(ヌ)、印字指令が出力される(
ル)、この倍速モードによる印字においては、印字タイ
ミング信号をドツトピッチ設定信号として印字ヘッドを
通常印字モードの2倍の速度で主走査する。
In this way, when one line of data is stored in the line buffer memory (No), a print command is output (
In printing in this double speed mode, the printing timing signal is used as a dot pitch setting signal, and the print head is main-scanned at twice the speed of the normal printing mode.

ところで、に−、述したように新しく生成された文字パ
ターンは、ハーフ付パターンの隣接する2列分を1列に
合体させて形成されているので、ヘッド送り方向に腸の
長さに圧縮されたパターンとなっているが1倍速印字モ
ードでは印字ヘッドが通常印字モードの2倍の速度で移
動するため、用紙とに印字された文字に歪は生じない。
By the way, as mentioned above, the newly generated character pattern is formed by merging two adjacent rows of the half pattern into one row, so it is compressed to the length of the head in the head feeding direction. However, in the single-speed printing mode, the print head moves at twice the speed as in the normal printing mode, so no distortion occurs in the characters printed on the paper.

なお、この実施例においては、各論理演算処理をパラレ
ル形式により実行しているが、シリアル形式により処理
しても同様の作用を奏することは言うまでもない。
In this embodiment, each logical operation process is executed in parallel format, but it goes without saying that the same effect can be achieved even if the process is performed in serial format.

また、この実施例においては、1列12ビツト堪者のf
堂パダーン際例に埋って止岨1.六が 潴算レジスタ、
論理回路等の演算手段を少なくとも文字構成ビット数を
カバーする程度の容量を持ったものに置き換えることに
より、文字構成ドツト数に拘りなく適用できることは言
うまでもない。
In addition, in this embodiment, f
1. Six registers,
It goes without saying that the present invention can be applied regardless of the number of character dots by replacing the arithmetic means such as a logic circuit with one having a capacity that at least covers the number of character bits.

(効果) 以上、述べたように本発明によれば、隣接する2列のド
ツトパターンデータの論理和を取り、これとラインバッ
ファメモリ内の直前の印字ドツトデータの反転値との論
理fNを取るようにしたので、簡単な信号処理により基
本パターンの特徴を余すところなく抽出し、同時に印字
品質を高める目的で付加わえられているドツトを消去す
る一方、ヘッド移動方向に平行な線上では隣接すること
のない簡潔な文字パターンを形成してドツト間隔に一致
した文字ドツトパターンを生成することができて、高品
質印字に加えてドラフト用の高速印字を実現することが
できる。
(Effects) As described above, according to the present invention, the logical sum of two adjacent rows of dot pattern data is taken, and the logical fN of this and the inverted value of the immediately preceding printed dot data in the line buffer memory is calculated. As a result, the features of the basic pattern can be completely extracted through simple signal processing, and at the same time, dots added for the purpose of improving print quality can be removed, while dots that are adjacent to each other on a line parallel to the direction of head movement can be removed. It is possible to form a character pattern that is perfectly concise and to generate a character dot pattern that matches the dot spacing, and in addition to high-quality printing, high-speed printing for drafts can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の一実施例を示す装置のブロック図、
第2図は、同一1:、装置の動作を示すフローチャート
、第3図(イ)(コ)は、同上装置による処理過程を示
す説明図、第4図は、ハーフ付ドツトパターンの一例を
示す説明図である。 3・・・・倍速用文字パターン発生装置ν人上 叫撮人工プソン株式会社 株式会社諏訪精工舎 第1図 ホ又ト浸!より 第2図
FIG. 1 is a block diagram of an apparatus showing an embodiment of the present invention;
Figure 2 is a flowchart showing the operation of the same device; Figures 3 (A) and (C) are explanatory diagrams showing the processing process by the same device; Figure 4 shows an example of a half dot pattern. It is an explanatory diagram. 3...Double speed character pattern generator ν People screaming artificial presson Co., Ltd. Suwa Seikosha Co., Ltd. Figure 1 Photo immersion! Figure 2

Claims (1)

【特許請求の範囲】[Claims] ハーフ付ドットパターンを収容する文字発生手段、前記
ハーフ付ドットパターンの隣接する2列の論理和を出力
する論理和演算手段、ライバッファメモリ手段に格納さ
れた直前データの反転値を出力する反転手段、前記論理
和演算手段と反転手段からの出力の論理積を取る論理積
演算手段からなるキャラクタパターン発生装置。
Character generating means for accommodating a half-dot pattern, logical sum operation means for outputting the logical sum of two adjacent columns of the half-dot patterns, and inverting means for outputting an inverted value of the immediately preceding data stored in the lie buffer memory means. , a character pattern generating device comprising an AND operation means for logically multiplying the outputs from the logical sum operation means and the inversion means.
JP3124585A 1985-02-19 1985-02-19 Charactor pattern generator Expired - Lifetime JPH0647301B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3124585A JPH0647301B2 (en) 1985-02-19 1985-02-19 Charactor pattern generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3124585A JPH0647301B2 (en) 1985-02-19 1985-02-19 Charactor pattern generator

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Publication Number Publication Date
JPS61189952A true JPS61189952A (en) 1986-08-23
JPH0647301B2 JPH0647301B2 (en) 1994-06-22

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Application Number Title Priority Date Filing Date
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01218851A (en) * 1988-02-29 1989-09-01 Oki Electric Ind Co Ltd Dot matrix type printer
CN104118219A (en) * 2013-04-26 2014-10-29 东芝泰格有限公司 Printing method and dot printer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01218851A (en) * 1988-02-29 1989-09-01 Oki Electric Ind Co Ltd Dot matrix type printer
CN104118219A (en) * 2013-04-26 2014-10-29 东芝泰格有限公司 Printing method and dot printer
JP2014213557A (en) * 2013-04-26 2014-11-17 東芝テック株式会社 Printing method and dot printer

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