JPS61184970U - - Google Patents

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JPS61184970U
JPS61184970U JP6956685U JP6956685U JPS61184970U JP S61184970 U JPS61184970 U JP S61184970U JP 6956685 U JP6956685 U JP 6956685U JP 6956685 U JP6956685 U JP 6956685U JP S61184970 U JPS61184970 U JP S61184970U
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latch
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Description

【図面の簡単な説明】
第1図はこの考案の第1の実施例のラツチアツ
プ現象測定装置の回路図、第2図は第2の実施例
のラツチアツプ現象測定装置の回路図を示す図、
また第3図は従来のラツチアツプ現象測定装置の
回路図である。 DUT……非測定デバイス(CMOS素子)、
……電解コンデンサ、C……セラミツクコ
ンデンサ、OP……オペアンプ(バツフアアンプ
)。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) CMOS素子の入力に静電パルスを印加し
    、その時のCMOS素子電源端子に流れる電流を
    測定することによつてラツチアツプ現象の有無を
    測定する装置において、 CMOS素子の電源端子に電源側のインピーダ
    ンスを下げる回路を接続したことを特徴とするC
    MOS素子のラツチアツプ現象測定装置。 (2) インピーダンスを下げる回路が、電源に並
    列接続された大容量コンデンサとセラミツクコン
    デンサの並列回路である特許請求の範囲第1項記
    載のCMOS素子のラツチアツプ現象測定装置。 (3) インピーダンスを下げる回路が、利得1の
    バツフアアンプである特許請求の範囲第1項記載
    のCMOS素子のラツチアツプ現象測定装置。
JP6956685U 1985-05-09 1985-05-09 Expired - Lifetime JPH0533977Y2 (ja)

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JP6956685U JPH0533977Y2 (ja) 1985-05-09 1985-05-09

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Publication Number Publication Date
JPS61184970U true JPS61184970U (ja) 1986-11-18
JPH0533977Y2 JPH0533977Y2 (ja) 1993-08-27

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JPH0533977Y2 (ja) 1993-08-27

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