JPS6118044A - プログラムスキヤナ - Google Patents

プログラムスキヤナ

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JPS6118044A
JPS6118044A JP60140127A JP14012785A JPS6118044A JP S6118044 A JPS6118044 A JP S6118044A JP 60140127 A JP60140127 A JP 60140127A JP 14012785 A JP14012785 A JP 14012785A JP S6118044 A JPS6118044 A JP S6118044A
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フレツド・テイラー・レイナード
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、汎用データプロセッサのためのストアされ
たロジックプログラムスキャナに関し、より特定的には
、複数のデータおよび命令スト１ノームを有するような
プロセッサに関する。
１匡１Ｌ影糺吐 先行技術のデータフロレツサは一般的に、そｔＬらが用
いる従来の命令コードの逐次的な性質のために、本質的
に逐次的であった。このタイプの特定のプロセッサモジ
コールは、Ｂａｒｔｏｎ　ｅｔ　　ａｌ。
の米国特許第３，４６１．４３４号、第３，５４６．６
７７号および第３，５４８．３８４号において開示され
ている。これらの特許は、スタック配向データプロセッ
サに向けられており、ここで、スタック機構、すなわち
先入れ後出１ノ機構の機能は、特定のより高いレベルの
言語のネストされた構造をもたらす態様で演算子および
関連するパラメータの流れを処理することである。しか
しながら、そのようなプロセッサに対する改善が顧客に
もたらされることが望まれている場合に、プロセッサの
スループットを増大する一方で以前のそしてより少数の
同一の処理ファミリーとのプログラムの互換性を維持す
ることが必要になってきている。　コードのシーケンス
の実行は、処理の３つの基本的な形態を含んでいる：づ
なわち、命令フォーマツ１〜の処理、その命令によって
作り出された基準の処理および命令によって特定された
機能の実行。簡単な順序機械において、シーケンスＳ’
　＊　Ｓ　ｉ・・・Ｓｎを実行するのに要する金時間は
、（Ｔｏ＋Ｒｏ→−ＥＯ）→−（Ｉｉ　＋Ｒｉ　＋Ｅｉ
　−４−・・・Ｉｎ　＋Ｒｎ　＋Ｅｎ　）であり、ここ
で１は命令処理であり、Ｒは閣ｔｐ処理であり、Ｅは実
行処理である。簡単なパイプラインマシンにおいて、一
定の従属性を無視すると、処理ステージの最大の総和に
等しい時間、すなわち（Ｉｏ＋Ｉｉ＋・・何ｎ＞などに
おいて同一のシーケンスが実行され、ここで個々の命令
処理、基準処理および実行処理は並行して実行される。
しかしながら、」：り高いレベルの言語コンパイラから
受取られた逐次目的コードは、そのような並列プロセッ
サの種々のユニットに送られて実行される、簡単な分離
のためのコードの適正な順序付けを常に含んでいるわ【
プではない。したがって、プログラムスキャナは、入っ
てくるコードをスキャンしかつコードのどのセグメント
が共に分類されてプロセッサの種々のユニットに伝送さ
れるかを判断するために設けられている。
この発明の目的は、多重命令およびデータストリームプ
ロセラ勺のための改良されたプログラムスキャナを提供
することである。
この発明の他の目的は、入ってくるコードをスキャンし
、かつそれらがプロセッサの種々のユニット上へ伝送さ
れる命令、（データに対する）基準またはリテラル値で
あるならば適当なシラブルを分類する、改善されたプロ
グラムスキャナを提供することである。
一〇− さらに、この発明の他の目的は、命令の目的コードセッ
トに加えられる新しいグループを認識でるようにスキャ
ナの機能を容易に拡張するように要求された、ストアさ
れたロジックを用いるプログラムスキャナを提供するこ
とである。
発明の概要 上述の目的を実現するために、この発明【ｊ１命令の多
重内部ストリームおよびデータフローを有するプロセッ
サのための改善されたプログラムスキャナに向けられて
いる。このスキャナは、入ってくるコードのシーケンス
をスキャンし、かつそのコードにおけるシラブルの種々
のタイプを検出するために複数のＲＡＭを用いている。
これらのＲＡＭの内容は、可能なコードの種々のタイプ
を示す信号であり、そのとき、このＲＡＭの出力は多重
化されて、どのシラブルが共に分類されてプロセッサの
種々のユニットに伝送されるかを示す出力を与える。
この発明の特徴は、コードのシーケンスをスキャンして
どのシラブルが適正に分類されてブロセッサの種々のユ
ニットに伝送されるかを決定Ｍる改善されたプログラム
スキャナにある。
この発明の上述のおよび他の目的、長所および特徴は、
図面に関連して１メ下の明細書を調べることによってよ
り容易に明白となるであろう。
発明の詳細な説明 この発明を用いる汎用プロセッサが第１図に示されてい
る。このプロセッサは、プログラムスキャナまたはプロ
グラム制御ユニット（ＰＣＬＪ）１０を含み、このユニ
ットは本願の主題であり、かつメモリアドレス」ニット
（ＭＡＵ）１５によってメモリ（ＭＥＭ）１６からコー
ドのストリングを受取り、かつ実行ユニット（Ｅｌｌ）
１１．基準ユニット（ＲＵ）１３および書込ユニット（
ＷＵ）１４に演算子およびパラメータを与え、さらに中
央データバッフ？　（ＣＤＢ＞１２にデータまたはリテ
ラル値を与え、このデータバッファ１２はさらに、実行
ユニット１１および基準ユニット１３の双方によってア
クセスされ１ｑる。
第１図に描かれているように、実行ユニット１１は、実
行ユニラミー持ち行列１１ａによって演算子およびパラ
メータを受取り、それらが受は取られた順序で引き続き
実行する。同様に、基準コニッ］−１３にはまた、アド
レスの対、演算子およびパラメータを受取る基準１−ニ
ット待ち行列１３ａが与えられている。この発明のプロ
グラムスキャナ１０の機能は、これらの演算子およびパ
ラメータを他のコニツｌ〜に並列に与えかつそれらのユ
ニットが同時に作動し得るようにこれらのユニットのそ
れぞれの持ち行列を満された状態に保つことである。
第２図は、この発明のプログラムスキャナの全体的な構
成を示す図である。そこに示されているように、］−ド
は、メモリアドレスユニット１５ににって第１図のメモ
リ１６から受取られかつ第２図のキャッシュメモリ２０
にストアされる。この発明において、ワードは、コード
から形成され、そのワードは、４８ビツトの幅であり、
または６　　　　゛つの８−ピットシラブルの幅である
。ワードウィンドセレクタ２１は、以下により完全に説
明されるように、プログラムカウンタ２５の制御下にお
いてキャッシュ２０から２つのそのようなワードを受取
る。６つのこれらのシラブルはその後、ワードウィンド
セレクタ２１によって選択されてバレルシフタ（ｂａｒ
ｒｅｌ　　５ｈｉｆｔｅｒ　）　２２に伝送され、この
シフタ２２は、スキャナマルチプレクサ構造２４ａおよ
びｂから受取られたシフト量の値に従ってこれらのシラ
ブルを左ヘシフトする。
バレルシフタ２２からの６つの８−ピットシラブルはそ
の後、スキャンレジスタ２３に伝送され、ここでそれら
はスキャナロジック２４ａによって並列にスキャンされ
て、プロセッサの他のユニットにさらに伝送されるシラ
ブルの適当な分類が存在するかどうかが判断される。
スキャナロジック２４ａによって判断された受入れ可能
なシラブルのグループにしたがって、適当なシラブルは
その後、スイッチネッ１〜ワーク２４ｂによってス↑Ｖ
す出力レジスタ２７．・・・、３３に同時に伝送される
。スキャナレジスタ２３から出力レジスタに伝送された
シラブルの数に従って、シフト倒が決定されかつ上述の
ようにバレルシフタ２２に送られ、スキャンレジスタ２
３を再度溝たすのに必要なシラブルの数を特定する。シ
フ１〜量の値は、プログラムカウンタ２５の内容に加算
され、どの付加的なシラブルがスキャンレジスタ２３に
送られるべきかをワードウィンドセレクタに知らせる。
出力レジスタ２７．・・・、３３の内容は、それらの内
容をプロセッサの他方のユニットに与える。
一定の場合に、命令演算子は、制御ストア（図示せず）
をアドレスしかつマイクロ演算子を適当なユニットに与
える。しかしながら、それはこの発明の範囲外の事項で
ある。
これらの出力レジスタはＰＯＳレジスタ２７であり、こ
のレジスタ２７は、リテラル、値の呼出しまたはメモリ
アドレス演算子を含むことができる。ＰＯＭレジスタ２
８は、１メ下により完全に説明されるように、終了演算
子としてマイクロコードを含ｌυでいる。レジスタＰ　
０１２９およびＰＯＡＣ３０はそれぞれ、コードリテラ
ルおよびアトレス対を含んでいる。ＰＯＰレジスタ３１
は、ＰＯＳレジスタ２７とともに、第１図の中央データ
バッファ１２内に存在するスタックの１ヘツプを制御す
るスタックパラメータを含む、、ＰＯｌ−、Ｔレジスタ
３２は、ＰＯＩ−レジスタ２９に含まれたラテラル値の
フォーマットを区別するタイプの］−ドを含んでいる。
第２図の種々の出力レジスタと第１図の他のコニットと
の間の関係に関しては、演算子レジスタ２７−２９およ
び３１−３２が第１図の実行ユニット１１に結合されて
いる。レジスタ２７−２８および３０−３２は、基準ユ
ニット１３に結合され、かつレジスタ２９および３２は
第１図の中央データバッファ１２に結合されている。
第２図のスキャナは、第２図のスキャナロジック２４ａ
の使用を通じて、３つに及ぶ演算子のグループを認識す
る可能性を有している。それは、コードストリームの現
在のヘッドから次の２つの隣接する演算子を介して下方
に延びる。コードストリームヘッドは、ルート演算子と
呼ばれかつスキャンレジスタ２３のシラブルＯに配置さ
れる。
コードストリームが演算子または演算子グループに関し
てスキャンされるときに、スキャンレジスタは、上述の
Ｊ：うに、そこから抽出された演算子または演算子グル
ープとしてシラブルの数によって更新される。このスキ
ャナは、最も高度に用いられかつそれゆえに最も実行に
方向づ【ノされた演算子グループのみを分類するように
設計されている。
スキャナロジック２４ａによって用いられるアルゴリズ
ムは、］−トトスドリームヘラまたはルーツ、すなわ１
５第２図のスキャンレジスタ２３のシラブルＯの占有者
であるコードストリームにおける次のシラブルまたは命
令に依存している。ＯＰｌがルーｌ−命令でありかつＯ
Ｆ２およびＯＦ２が次の２つの連続する命令であるど考
える。スキャニングアルゴリズムまたは判断ツリーは以
下に説明されているが、ここで″終了１゛または“終了
させる″という言葉は、いつ命令スキャニングが停止す
るかを説明するために用いられ、“延ばす″は、次の命
令への制御の転送を示でために用いられる。このスキャ
ニングアルゴリズムの結采は、スキャンレジスタシフ１
〜、命令選択などのような第２図のスキャナの種々の要
素をドライブする。
ＯＰｌは制御をＯＦ２まで伸ばしているかその４１０　
Ｐ　２は制御をＯＦ２まで伸ばしているか その後ＯＰ３はＯＰｌ　：ＯＦ２を終了させるか その後ＯＰｌコＯＰ２　：　ＯＦ２を引ぎ出す さもなければＯＰｌを引き出す さもなければＯＦ２はＯＰｌを終了させるか その後ＯＰ１　：ＯＦ２を引き出す さもなければＯＰｌを引き出す さもなければＯＰｌを引き出す 完全な実施は、ＯＰｌおよびＯＦ２に対するマシンコー
ドが１から３バイトのサイズで変化するという事実を考
慮しなければならない。この複雑さは、すべての可能な
長さの組合わせに対する判断ツリーにおｔ−Ｊる他の経
路を実現することによって解決される。Ｍｌのレベルの
判断はその後、そのリーイズに対でる適正な経路を選択
する。神々の判断レベルは、以下により完全に説明され
るであろう。
発明の詳細な説明− 第３図は、第２図のスキャナロジック２４ａの概略図で
ある。そこに示されているように、スキャンレジスタ２
３はシフトレジスタでありかつ６つのシラブル位［２３
ａ　、・・・、２３ｆを有しており、その各々は８−ピ
ッ１−レジスタである。これらの位置の内容は、ストア
されたロジックユニットまたはＲＡＭ４０ａ　、・・・
、４０ｆをアドレスするために用いられ、その内容は、
前述のスキャニングアルゴリズムまたは判断ツリーを実
現している。前述のように、シラブルＯは、スキャニン
グアルゴリズムを開始させるルートコードであり、した
がって、ＲＡＭ４０ａからの内容は、スキャニングアル
ゴリズムによって実現されている８つの基本ルー１への
種々のタイプを示しかつ選ＩＲシ、また、マルチプレク
サ／１１ｒｌ、・・・、ｄにＪ、るそれぞれのＲＡＭの
内容の出力マルチブレクリ／１２への経路指定を選択す
る。
第３図に示されているＪ：うに、マルチブレクリ４２か
らの出力側ｔｌｊ　信号は、スキャンレジスタ位！２３
ａにお１プるシラブルＯによってさらにアクセスされる
ＲＡＭ４０ａｈｓ＋らの３−ビットセットの制御信号に
よって選択される。同様の態様で、マルチプレクサ４１
ａからマルチプレクサ４２への出力は、ＲＡＭ４０ｂか
らの２−ピッ１〜セツトの制御信号によって選択され、
マルチプレクサ４１ｂの出力は、ＲＡＭ４０Ｃからの２
−ピットセットの制御信号によって選択され、マルチプ
レクサ４１ｃの出力は、これもまたＲＡＭ４ＱＣからの
２−ピットセットの制御信号によって選択され、マルチ
プレクサ４．１６の出力は、ＲＡＭ４０（＋からの２−
ビットセットの制御信号によって選択される。
第３図のスキャナロジックのオペレーションを説明する
前に、種々のルート演算子と、第２図のスイッチングネ
ッｌ−ワーク２４ｂににる、第２図のレジスタ２３から
ｆｔ５２図のプログラムスキャナのそれぞれの出力レジ
スタへの種々のシラブルの３ｖｌＩＲに関ηるぞれらの
影響とについてのより詳細な説明が提供されるであろう
。
この発明に用いられる演算子のセラ１〜は、８つの基本
的なグループに分類され得る：変形演障子（＼／ＡＲＩ
　）−Ｊなわし標準的な主演算子に対する補足、第１図
の中央データバッファ１２におけるスタックアイテムの
トップを複製覆−る複製演算子（ＤＵＰＬ）、スタック
ドに間接メモリアドレスを配置する名称呼出し演算子（
ＮＡＭＣ＞　、メモリからオペランドを取出しかつそれ
をスタックのトップ１ｑに配置づる値呼出し演算子（Ｖ
　Ａ　Ｌ　Ｃ）、１６〜ビツトリテラル値＜１−Ｔ１６
）、および８−ビツ１〜リテラル値（ＬＴ８）　、ＺＥ
ＲＯｌｏＮＥおよびＥｌ−８Ｅ（−に連のいずれでもな
いもの）。　　　゛ＶＡＲＩルートは、どの演算子をも
分類させずまたはそれに隣接させていない。このルート
は単に、第３図のＲＡ　Ｍ　／１．　Ｏａにおける５Ｇ
ＡＮ　　Ｏ制御ストアテーブルからＲＡ　Ｍ　４０　ｂ
にお（）る５ＣＡＮ　　Ｖ　（ＶＡＲＩ　）　デー１ル
ヘス’ＦｐｔＤシツクの制御を転ＪＹｓ’ｊる。また、
Ｅ　ｌ−Ｓ　Ｆルートは、どの演算子もそれに隣接さ１
！ない。ＶＡＲＩおよび残りの６つのルー１−をのぞく
覆べては、演算子のＥ　Ｌ　Ｓ　Ｅクラスに属する。プ
ログラムスキャナレベルにおいて演算子のＥ　Ｌ　Ｓ　
Ｅクラスを分類させることに関してどのような有意義な
費用−効果の利点も判断さねていない。
隣接する演算子を伴なわない第２図のスキャナロジック
スイッヂネッ１〜ワーク２４ａおよびｂによってルート
演算子が引き出されかつ放出されるときに、これは終了
ルートと呼ばれる。これは、スキャニングアルゴリズム
または判断ツリーがそのルー１へ自体によって終了させ
られるということを意味している。終了ルートと呼ばれ
る２つの場合がある。その１つは、演算子がＥＬＳＥま
たはＶＡＲＩタイプのものである場合である。これらの
場合は、定義による明白な終了ルートである。
他の場合は、他の演算子と分類され得るルートが、スキ
ャニングアルゴリズム（寸なりち判断ツルーの結果）の
ために隣接されない場合である。これは、ルー１〜が、
その終了演算子のレッ［・の数によって終了さｌ−られ
ないＪｚうな場合である。それゆえに、それは絶対的な
終了ルートとしてスキャナから引き出さねかつ放出され
る。
ルート演算子および１つの隣接された演算子がスキャナ
から引き出されかつ放出されるときに、この分類は、簡
単なシーケンスまたは単にシーケンスと呼ばれている。
分類における第２の演算子は、ルートに対する終了演算
子と呼ばれている。
ルー１〜演障子および２つの隣接する演算子がスキャナ
から引ぎ出されかつ放出されるときに、これは延長され
たシーケンスまたは単に延長と呼ばれている。このグル
ープの第２の演算子は、ルートに対する延長演算子と呼
ばれている。第３の演算子は、延長に対する終了演算子
と呼ばれている。
種々の基本的なルート演算子について説明したので、次
に、そのようイ賞演算子の様々な例ど、それらがどのよ
うに第３図のスキャナロジックによって実現されるかに
ついて説明する。１０　Ａ　Ｉ）のような終了演算子に
よって隣接された、複製演算子、ＤＬＩＰＩ−の場合に
ついて考える。複製演算子は、シラブルＯにあり、かつ
ｌ−ＯＡ　Ｄ演算子は第３図のシラブル１にある。シラ
ブルＯによってアドレスされた、ＲＡ　Ｍ　４０８から
の出力は、ＲＡＭ４０ｔｌからＤＵＰＩ−人力を選択１
ノ、その出力は１組の制御信号であり、この制御信号は
、第３図のマルチプレクサ４２によって第２図のスイッ
チングネットワーク２４．ｂ上へ通過させられるであろ
う。同様に、ルートが、その後に終了演算子が続＜ＮＡ
ＭＯであるときに、その終了演算子はシラブル２にあり
、ＲＡＭ４０ａからの３−ビット出力はマルチプレクサ
４２のＮＡＭＣ入力を選択してシラブル２によってアク
セスされたＲＡＭ４０Ｃの出力を受取るであろう。この
場合、シラブル１は、第２図の出力レジスタに転送され
てスタックに記憶されるべきデータを含むであろう。こ
れは、演算子のシーケンスがどのように形成されるかを
示している。
シラブルＯとしてのＶ　Ａ　Ｌ　Ｃの例に対して、ＶＡ
　Ｌ　Ｃはパラメータをシラブル１としてアドレスし、
Ｌ　Ｔ　８１．１シラブル２としてアドレスし、リテラ
ルデータはシラブル３としてアドレスし、かつ分割演算
子（ＤＩＶＤ）はシラブル４としてアドレスする。この
分割演算子は終了演算子である。
この状況において、ＲＡＭ４０ａからの３−ビットはッ
トの制御信号は、マルチプレクサ４２に、マルチプレク
サ４１Ｃからマルチプレクサ４２へのＶ　Ａ　Ｌ　Ｃ入
力を選択させ、その入力は、ＲＡＭ４０Ｃから受取られ
た２−ビットセットの制御信号によって選択される。マ
ルチプレクサ４１Ｃへの入力はＲＡＭ４０（！から受取
られる。これは、どのように延長が形成されるかを示し
ている。他のマルチプレクサおよびＲＡＭのオペレーシ
ョンを示す同様の例が与えられ１ｑるが、上述の説明は
このオペレーションの木質を説明するのに十分であると
確信している。この発明のスキャナのプログラム制御コ
ニットの出力１■要は第５図に示されている。
第３図の種々のＲＡＭ４０ａ　、＝−，４Ｏｆの１ノイ
ズは、第３図のより詳ＩＴｌな説明をもたらすように説
明される。ＲＡＭ４０ａからマルチプレク１ｊ′４２へ
の３−ビットセットの制御信号に加えて、４５ピツトが
、マルチプレクサ４２のＥ　Ｌ　Ｓ　Ｅ入力に並列に与
えられる。
ＲＡＭ４０ｔ＋は、マルチプレクサ４２（７）ＶＡＲ■
入力に１５−ビット入力を与え、さらにマルチプレクサ
４１ａおよび４２の双方に、１２ビツトを出力し、これ
はマルチプレクサ４１ａへの２−ビットセットの制御信
号を含ｌυでいる。ＲＡＭ４０ｃは１５ビツトを出力し
、これは、マルチプレクサ４１ｂへの２−ビットセット
の制御信号と、マルチプレクサ４１ｃへの２−ビットセ
ットの制御信号とを含んでいる。
ＲＡＭ４０ｄは、１１−ビット信号を出力し、これは、
マルチプレクサ４１ｄへの２−ビットセットの制御信号
を含んでいる。ＲＡＭ４０８は８−ビットセットの信号
を出力し、ＲＡＭ４０ｆも同様である。
プログラムスキャナの残りに対重るマルチプレクサ４２
の出力は３６ビツト幅であり、かつ以下のものを含んで
いる：第２図のバレルシフタ２２に対する３−ビットシ
フト聞の値；第２図のワードウィンドセレクタ２１に対
する３−ビットウィンド選択値：第２図のＰＯ△Ｃ出力
レジスタ３０への入力に対する２−ビットソース選択値
；ＰＯＬレジスタ２９への入力に対する２−ビットソー
ス選択値；Ｐｏｔ−レジスタ２９の内容のコードタイプ
を示す３−ビット信号：ＰＯＡＣレジスタ３０の内容の
２−ビットコードタイプ；　ＰＯＭレジスタ２８に対す
る１１−ビットの次のソース選択；ＰＯＰレジスタ３１
に対する６−ビットの次のソース選択；およびＰＯＳレ
ジスタ２７に対する４−ビットの次のソース選択信号。
第３図のスキャナロジックによって実現されるスキャニ
ングアルゴリズムまたは判断ツリーは、スキャナ判断ツ
リーを描く第４図を調べることにＪ：つてよりｍ好に叩
解される。そこに示されているように、スキャナロジッ
クのすべてのオペレーションは、シラブルＯにおけるル
ート演算子と、第３図のＲＡＭ４０ａにおけるその対応
する制御信号とによって開始させられる。もしもそのル
ートがＥ　Ｌ　Ｓ　ＥまたはＶＡＲＩであれば、そのル
ートは終了ルートであり、かつ終了ルートのみが放出さ
れる。もしもこのルート演算子がＤ　Ｕ　Ｐ　Ｌであれ
ば、そのとぎはスキャンレジスタ２３のシラブル１がＲ
ＡＭ４０ｂによって検査され、これは適当な制御信号を
出力する。もしもルート演算子がＮＡＭＣであれば、シ
ラブル２が第３図のその対応するＲ　Ａ　Ｍ　４．　Ｏ
ｃによって検査される。
もしもルート演算子がＶ△＋Ｃであれば、そのときはシ
ラブル２がＲＡ　Ｍ　４０　ｃによって検査され、この
ＲＡＭ４０ｃはさらに、延長演算子がＺＥＲＯｌｏＮＥ
であるときに出力信号としてＲＡＭ４０ｄから出力を選
択し、または延長演算子がＬ　Ｔ　８である場合に制御
信号としてＲＡＭ４０ａの出力を選択しかつ延長演算子
がＬ　Ｔ　１６であるときに制御信号としてＲＡＭ４０
ｒの出力を選択する。判断ツリーの残りの部分は同様の
態様で機能し、かつ第４図から明白であると確信してい
る。
Ｌ 命令の多重ス１−リームおよびデータフローを有するプ
ロセッサに用いるプログラムスキャナが以−にのように
説明された。このスキャナは、入ってくるコードのシー
ケンをスキャンしかつそのコードにおけるシラブルの種
々のタイプを並列に検出するために複数のＲＡＭを用い
ている。これらのＲＡＭの出力は、共に分類される可能
なコードの種々のタイプを示し同時オペレーションのた
めにプロセッサの種々の動作ユニツｉ〜に伝送される制
御信号である。この発明は、この目的のためのＲＡＭｔ
なわらランダムアクセスメモリの使用について説明した
が、これらのＲＡＭの機能はロジックまたは制御信号を
ストアすることでありかつそれらはリードオンリメモリ
によって容易に置換えられ冑るということが叩解される
であろう。
この発明の一実施例が開示されたが、この発明の精神お
Ｊ：び範囲から離れることなく、変化および修正がなさ
れ１ｑるということは当業者にとって明白であろう。
【図面の簡単な説明】
第１図は、この発明を用いるプロセッサの概略図である
。 第２図は、この発明のプログラムスキャナの概略図であ
る。 第３図は、スキャナ構造の概略図である。 第４図は、この発明のプログラムスキャナの動作を示す
判断またはロジックツリーを示す図である。 第５Ａ図、第５Ｂ図および第５Ｃ図は、この発明のプロ
グラムスキャナによって放出される分類されたシラブル
の種々の出力を描くテーブルを示す図である。 第５図は、第５Ａ図、第５Ｂ図および第５ｃ図の関係を
示す図である。 図において、１０はプログラムスキャナ、１１は実行ユ
ニット、１２は中央データバッファ、１３は基準ユニッ
ト、１４は書込ユニット、１５はメモリアドレスユニッ
ト、１６はメモリ、２０はキャッシュメモリ、２１はワ
ードウィンドセレクタ、２２はバレルシフタ、２３はス
キャンレジスタ、２５はプログラムカウンタ、２７はＰ
ＯＳレジスタ、２８はＲＯＭレジスタ、２９はＰｏｔ−
レジスタ、３０はＰＯＡＣレジスタ、３１１１ＰＯＰレ
ジスタ、３２はＰ　ＯＬ　Ｔレジスタを示す。 特許出願人　バロース・コーポレーション代　　理　　
人　　弁理士　　深　　見　　久　　部（ほか２名） 丁続補正出（方式） 昭和６０年９月１７［］

Claims (11)

    【特許請求の範囲】
  1. （１）多重内部データおよび命令ストリームを有し目的
    コードの逐次ストリングに応答して種々のユニットを同
    時に能動化するデータプロセッサにおけるプログラムス
    キャナであって、 複数の目的コードシラブル位置を有し前記目的コードの
    ストリングの一部を受取るスキャニングレジスタと、 前記プロセッサの前記種々のユニットに結合された複数
    の出力レジスタと、 前記スキャニングレジスタのそれぞれのシラブル位置を
    前記出力レジスタの異なるシラブル位置に結合するスイ
    ッチネットワークと、 前記スキャニングレジスタにおける前記シラブル位置の
    各々に対して１つずつ設けられかつ前記それぞれのシラ
    ブル位置に結合されてそれによってアドレスされる複数
    の記憶手段とを備え、前記それぞれの記憶手段は、前記
    スイッチネットワークに結合され、かつ前記スキャニン
    グレジスタの前記シラブル位置のどれが前記出力レジス
    タの異なるシラブル位置に結合されるかを示し前記シラ
    ブル位置の内容を前記出力レジスタの前記異なるシラブ
    ル位置に同時に伝送する制御信号を含む、プログラムス
    キャナ。
  2. （２）前記スキャニングレジスタは、前記出力レジスタ
    に伝送されなかったこれらのシラブルを、より低い番号
    のシラブル位置にシフトするシフトレジスタ手段を含む
    、特許請求の範囲第１項記載のプログラムスキャナ。
  3. （３）前記プロセッサは、前記目的コードのストリング
    をストアする外部メモリに結合され、かつ 前記スキャニングレジスタは前記外部メモリに結合され
    て複数の前記目的コードシラブルを受取り前記スキャン
    レジスタにおける未使用のシラブル位置を満たす、特許
    請求の範囲第２項記載のプログラムスキャナ。
  4. （４）前記目的コードシラブルのストリングを受取って
    前記スキャニングレジスタに伝送するシラブル選択手段
    と、 前記スキャニングレジスタにいくつのシラブルが与えら
    れるべきかを特定するプログラムカウンタとをさらに備
    えた、特許請求の範囲第３項記載のプログラムスキャナ
    。
  5. （５）前記シラブル選択手段は、 前記外部メモリから前記目的コードシラブルのストリン
    グを受取りかつ前記スキャニングレジスタへの将来の伝
    送のために前記目的コードシラブルをストアするキャッ
    シュメモリと、 前記キャッシュメモリ手段から、複数のワードを形成す
    る複数の前記シラブルを受取り、かつ前記複数のワード
    から、シラブルのストリングにおける次のシラブルを選
    択して前記スキャニングレジスタに伝送するワード選択
    手段とを含む、特許請求の範囲第４項記載のプログラム
    スキャナ。
  6. （６）外部メモリに結合されかつ多重内部データおよび
    命令ストリームを有し目的コードの逐次ストリングに応
    答して種々のユニットを同時に能動化するデータプロセ
    ッサであって、 前記目的コードにおける演算子を実行する実行ユニット
    と、 前記目的コードにおける外部メモリの基準を実行する基
    準ユニットと、 プログラムスキャナとを備え、前記プログラムスキャナ
    は、 複数の目的コードシラブル位置を有し前記目的コードの
    ストリングの一部を受取るスキャニングレジスタと、 前記プロセッサの前記種々のユニットに結合された複数
    の出力レジスタと、 前記スキャニングレジスタのそれぞれのシラブル位置を
    前記出力レジスタの異なるシラブル位置に結合するスイ
    ッチネットワークと、 前記スキャニングレジスタにおける前記シラブル位置の
    各々に対して１つずつ設けられかつ前記それぞれのシラ
    ブル位置に結合されてそれによってアドレスされる複数
    の記憶手段とを含み、前記それぞれの記憶手段は、前記
    スイッチネットワークに結合され、かつ前記スキャニン
    グレジスタの前記シラブル位置のどれが前記出力レジス
    タの異なるシラブル位置に結合されるかを示し前記シラ
    ブル位置の内容を前記出力レジスタの異なるシラブル位
    置に同時に伝送する制御信号を含む、データプロセッサ
    。
  7. （７）前記実行ユニット、前記基準ユニットおよび前記
    出力レジスタに結合されてそれらの間でデータを転送す
    る中央データバッファをさらに含む、特許請求の範囲第
    ６項記載のプロセッサ。
  8. （８）前記スキャニングレジスタは、前記出力レジスタ
    に伝送されなかったこれらのシラブルを、より低い番号
    のシラブル位置にシフトするシフトレジスタ手段を含む
    、特許請求の範囲第７項記載のプロセッサ。
  9. （９）前記外部メモリは、前記目的コードのストリング
    をストアし、かつ 前記スキャニングレジスタは前記外部メモリに結合され
    て前記複数の目的コードシラブルを受取り前記スキャン
    レジスタにおける未使用のシラブル位置を満たす、特許
    請求の範囲第８項記載のプロセッサ。
  10. （１０）前記プログラムスキャナは、 前記目的コードシラブルのストリングを受取って前記ス
    キャニングレジスタに伝送するシラブル選択手段と、 前記スキャニングレジスタにいくつのシラブルが与えら
    れるべきかを特定するプログラムカウンタとをさらに含
    む、特許請求の範囲第９項記載のプロセッサ。
  11. （１１）前記シラブル選択手段は、 前記外部メモリから前記目的コードシラブルのストリン
    グを受取りかつ前記スキャニングレジスタへの将来の伝
    送のために前記目的コードシラブルをストアするキャッ
    シュメモリと、 前記キャッシュメモリ手段から、複数のワードを形成す
    る複数の前記シラブルを受取り、かつ前記複数のワード
    から、シラブルのストリングにおける次のシラブルを選
    択して前記スキャニングレジスタに伝送するワード選択
    手段とを含む、特許請求の範囲第１０項記載のプロセッ
    サ。
JP60140127A 1984-06-28 1985-06-25 プログラムスキヤナ Granted JPS6118044A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US625612 1984-06-28
US06/625,612 US4720779A (en) 1984-06-28 1984-06-28 Stored logic program scanner for a data processor having internal plural data and instruction streams

Publications (2)

Publication Number Publication Date
JPS6118044A true JPS6118044A (ja) 1986-01-25
JPS6359176B2 JPS6359176B2 (ja) 1988-11-18

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ID=24506861

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JP60140127A Granted JPS6118044A (ja) 1984-06-28 1985-06-25 プログラムスキヤナ

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EP (1) EP0170398B1 (ja)
JP (1) JPS6118044A (ja)
DE (1) DE3585182D1 (ja)

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EP0170398B1 (en) 1992-01-15
JPS6359176B2 (ja) 1988-11-18
DE3585182D1 (de) 1992-02-27
US4720779A (en) 1988-01-19
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