JPS61164051U - - Google Patents
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- JPS61164051U JPS61164051U JP4215985U JP4215985U JPS61164051U JP S61164051 U JPS61164051 U JP S61164051U JP 4215985 U JP4215985 U JP 4215985U JP 4215985 U JP4215985 U JP 4215985U JP S61164051 U JPS61164051 U JP S61164051U
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- JP
- Japan
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- substrate
- substrate voltage
- semiconductor
- capacitor
- generation circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims 3
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- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
第１図は本考案による一実施例を示す半導体基
板断面図、第２図は同他の実施例を示す半導体基
板断面図である。 １：半導体基板、２：基板電圧印加電極、３：
酸化膜、４：金属蒸着膜、５：ダイマウント材、
６：ダイマウントプレート。
板断面図、第２図は同他の実施例を示す半導体基
板断面図である。 １：半導体基板、２：基板電圧印加電極、３：
酸化膜、４：金属蒸着膜、５：ダイマウント材、
６：ダイマウントプレート。
Claims (1)
- 【実用新案登録請求の範囲】 基板電圧発生回路を同一半導体チツプに内蔵し
てなるＭＯＳ型半導体装置において、 表面に基板電圧発生回路を形成した半導体基板
と、 該半導体基板の裏面に重ねて形成した容量とを
備え、 該容量を基板電圧発生回路に接続して基板電圧
平滑用容量とすることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215985U JPS61164051U (ja) | 1985-03-22 | 1985-03-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215985U JPS61164051U (ja) | 1985-03-22 | 1985-03-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164051U true JPS61164051U (ja) | 1986-10-11 |
Family
ID=30552650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215985U Pending JPS61164051U (ja) | 1985-03-22 | 1985-03-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164051U (ja) |
-
1985
- 1985-03-22 JP JP4215985U patent/JPS61164051U/ja active Pending
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