JPS61162140U - - Google Patents
Info
- Publication number
- JPS61162140U JPS61162140U JP1985043494U JP4349485U JPS61162140U JP S61162140 U JPS61162140 U JP S61162140U JP 1985043494 U JP1985043494 U JP 1985043494U JP 4349485 U JP4349485 U JP 4349485U JP S61162140 U JPS61162140 U JP S61162140U
- Authority
- JP
- Japan
- Prior art keywords
- buffer circuit
- selecting
- line
- delay
- line length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Description
図は本考案の集積回路図に設けられた遅延回路
の回路図である。 １……ＯＲゲート、１ａ……信号線、２ａ〜２
ｄ……端子、３ａ〜３ｄ……遅延用配線、４……
セレクタ、５……アドレス端子、６……出力端子
。
の回路図である。 １……ＯＲゲート、１ａ……信号線、２ａ〜２
ｄ……端子、３ａ〜３ｄ……遅延用配線、４……
セレクタ、５……アドレス端子、６……出力端子
。
Claims (1)
- 基準信号が入力するバツフア回路と、該バツフ
ア回路の出力線に順次短い線長から長い線長の遅
延線を有する配線手段と、該配線手段に設けられ
た複数の接続端子を切換えて所望の遅延信号を選
択するための選択手段とを有することを特徴とす
る集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985043494U JPS61162140U (ja) | 1985-03-26 | 1985-03-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985043494U JPS61162140U (ja) | 1985-03-26 | 1985-03-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61162140U true JPS61162140U (ja) | 1986-10-07 |
Family
ID=30555213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985043494U Pending JPS61162140U (ja) | 1985-03-26 | 1985-03-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61162140U (ja) |
-
1985
- 1985-03-26 JP JP1985043494U patent/JPS61162140U/ja active Pending
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