JPS6116089A - 磁気バブルメモリ素子 - Google Patents
磁気バブルメモリ素子Info
- Publication number
- JPS6116089A JPS6116089A JP59135205A JP13520584A JPS6116089A JP S6116089 A JPS6116089 A JP S6116089A JP 59135205 A JP59135205 A JP 59135205A JP 13520584 A JP13520584 A JP 13520584A JP S6116089 A JPS6116089 A JP S6116089A
- Authority
- JP
- Japan
- Prior art keywords
- loops
- gate
- resistance value
- bubble memory
- minor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算装置等の記憶装置として用いられる磁
気バブルメモリ素子の改良に関するものでおる。
気バブルメモリ素子の改良に関するものでおる。
磁気バブルメモリ素子は、情報を格納する多数のマイナ
ーループとそのマイナーループに情報の書き込み及び読
み出しを行なうメジャラインを備えたメジャマイナー構
成が一般的であシ、第２図は１素子上に２つのメジャマ
イナー構成のブロックを有する偶数・奇数方式の磁気バ
ブルメモリ素子を示す図である。同図において、Ａは偶
数ブロック、Ｂは奇数ブロック、１０．１０’はジェネ
レータ、１１．１１’は書き込み用メジャライン、１２
−ｎ〜ＩＬ、 、 １２’−ｎ〜１２’−１はスワップ
ゲート、１３ 、１３’はそのコンダクタパターン、１
４−１〜１４−ｎ及び１４乙１〜１４二。はマイナール
ープ、１５−ｎ〜１５−、．１５几〜１５こ１はブロッ
クレプリケートゲート、１６，１６′はそのコンダクタ
ツクターン、１７，１７′は読み出し用メジャライン、
１８はディテクタをそれぞれ示している。
ーループとそのマイナーループに情報の書き込み及び読
み出しを行なうメジャラインを備えたメジャマイナー構
成が一般的であシ、第２図は１素子上に２つのメジャマ
イナー構成のブロックを有する偶数・奇数方式の磁気バ
ブルメモリ素子を示す図である。同図において、Ａは偶
数ブロック、Ｂは奇数ブロック、１０．１０’はジェネ
レータ、１１．１１’は書き込み用メジャライン、１２
−ｎ〜ＩＬ、 、 １２’−ｎ〜１２’−１はスワップ
ゲート、１３ 、１３’はそのコンダクタパターン、１
４−１〜１４−ｎ及び１４乙１〜１４二。はマイナール
ープ、１５−ｎ〜１５−、．１５几〜１５こ１はブロッ
クレプリケートゲート、１６，１６′はそのコンダクタ
ツクターン、１７，１７′は読み出し用メジャライン、
１８はディテクタをそれぞれ示している。
このような磁気バブルメモリ素子において、ブロックレ
プリケートゲート等の比較的大きなゲート電流を必要と
するゲートでは第３図ａに示した様に電気抵抗を低減さ
せるため、２つのブロックＣ１、Ｃ！にゲートを分割し
それらを並列に接欣しパルス電流を分流させるためＣｌ
ブロックとＣ。
プリケートゲート等の比較的大きなゲート電流を必要と
するゲートでは第３図ａに示した様に電気抵抗を低減さ
せるため、２つのブロックＣ１、Ｃ！にゲートを分割し
それらを並列に接欣しパルス電流を分流させるためＣｌ
ブロックとＣ。
ブロックでゲート抵抗を一致させておかねばならない。
このようにＣ１ブロックとＣ，ｆ口、りでゲート抵抗を
一致させるため従来用いていた方法は、マイナールーゾ
をｎループとした場合、ＣＩ＋Ｃ２ブロックに各同じル
ープ数の”／２ループずり割シ当てる方法をとっていた
。（もしもマイナーループ数が奇数の場合はダミーのゲ
ートを１段付加して偶数としている。）その時Ｃ，，Ｃ
，でゲートコンダクタと還流コンダクタの形状が同じで
アレばＣ１のＢ−０間抵抗、Ｃ２のＢ’−Ｃ’間抵抗は
共にゲート数に比例した”／２Ｒ，であられされる。
一致させるため従来用いていた方法は、マイナールーゾ
をｎループとした場合、ＣＩ＋Ｃ２ブロックに各同じル
ープ数の”／２ループずり割シ当てる方法をとっていた
。（もしもマイナーループ数が奇数の場合はダミーのゲ
ートを１段付加して偶数としている。）その時Ｃ，，Ｃ
，でゲートコンダクタと還流コンダクタの形状が同じで
アレばＣ１のＢ−０間抵抗、Ｃ２のＢ’−Ｃ’間抵抗は
共にゲート数に比例した”／２Ｒ，であられされる。
従って０里とＣ，の抵抗値を等しくするには、コンタク
タのはい回し部（ＣＩ ではＡ−Ｂ、Ｃ−０間、Ｃ２で
はＡ’−Ｂ’、 Ｃ’−Ｄ’間）の抵抗値Ｒ１＋８２が
バランスする様に設計すれば良い・〔発明が解決しよう
とする問題点〕 ところが本方法には次の様な欠点がおる。即ち、Ｃ，プ
ロ、りにおいてディテクタ等を迂回するため第３図すの
ようにはい回し部Ｘｌが長くなシ、抵抗値がΔＲ１だけ
増加した場合、ΔＲ１が直接全抵抗値にはね返シ各ブロ
ックの抵抗値が増大してしまう。
タのはい回し部（ＣＩ ではＡ−Ｂ、Ｃ−０間、Ｃ２で
はＡ’−Ｂ’、 Ｃ’−Ｄ’間）の抵抗値Ｒ１＋８２が
バランスする様に設計すれば良い・〔発明が解決しよう
とする問題点〕 ところが本方法には次の様な欠点がおる。即ち、Ｃ，プ
ロ、りにおいてディテクタ等を迂回するため第３図すの
ようにはい回し部Ｘｌが長くなシ、抵抗値がΔＲ１だけ
増加した場合、ΔＲ１が直接全抵抗値にはね返シ各ブロ
ックの抵抗値が増大してしまう。
更にＣＩ、ＣＩで抵抗値を合わせるためＣ１プロ、りの
はい回し部Ｘ、もコンダクタ幅さを長くしたシ、コンダ
クタ幅を細くするなどしてΔＲ１だけ抵抗値を上げる必
要があるが無駄なチップ２ベースの増加や、場合によっ
てはコンタクタの信頼性劣化を招く々どの欠点があった
。
はい回し部Ｘ、もコンダクタ幅さを長くしたシ、コンダ
クタ幅を細くするなどしてΔＲ１だけ抵抗値を上げる必
要があるが無駄なチップ２ベースの増加や、場合によっ
てはコンタクタの信頼性劣化を招く々どの欠点があった
。
〔問題点を解決するための手段〕・
本発明は上記欠点を解消した磁気バブルメモリ素子を提
供するもので、その手段は、複数のペブル磁区蓄積ルー
プとメジャラインの間でバブル磁区の分割や転送路スイ
ッチを行なうゲートが設けられ、該ゲートを駆動するた
めの・臂ルス電流を供給するコンダクタパターンを２つ
に分割し、かつそれらを並列に接続して駆動ノ々ルスを
供給する構成を持った磁気バブルメモリ素子において、
２つに分割されたコンダクタパターンでそれぞれ駆動さ
れるゲートに接続された１群及び２群のマイナーに一プ
群のループ数が異なる磁気バブルメモリ素子によってな
される。
供するもので、その手段は、複数のペブル磁区蓄積ルー
プとメジャラインの間でバブル磁区の分割や転送路スイ
ッチを行なうゲートが設けられ、該ゲートを駆動するた
めの・臂ルス電流を供給するコンダクタパターンを２つ
に分割し、かつそれらを並列に接続して駆動ノ々ルスを
供給する構成を持った磁気バブルメモリ素子において、
２つに分割されたコンダクタパターンでそれぞれ駆動さ
れるゲートに接続された１群及び２群のマイナーに一プ
群のループ数が異なる磁気バブルメモリ素子によってな
される。
上記磁気バブルメモリ素子はマイナールーツ群を２群に
分けるときループ数が異なるように分割することによシ
、各々のマイナールーツ群のゲートコンタクタパターン
の抵抗値を一致せしめることができ、これを並列接続し
たときの抵抗値の増加を抑えることができる。
分けるときループ数が異なるように分割することによシ
、各々のマイナールーツ群のゲートコンタクタパターン
の抵抗値を一致せしめることができ、これを並列接続し
たときの抵抗値の増加を抑えることができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明の一実施例の要部を示す。図においてコ
ンダクタパターン１１ｄ、Ｃ１１Ｃｓブロックに分けら
れ、Ｃｌブロックははい回し部１ａの抵抗増加分ΔＲ１
を勘案してゲート段数ｋをφ段よシ減らしてｋ （ｎ／
２とし、Ｃ３ブロツクのゲート段数ｔはｔ）ｎ／２とし
ている。その結果Ｃ１ブロックの抵抗値は第２図１の場
合と較べほとんど増加しない、そしてＣ，２０ツクとＣ
，ブロックの抵抗バランスは、次式が成シ立っ様に１．
／を調整すれば良い。
ンダクタパターン１１ｄ、Ｃ１１Ｃｓブロックに分けら
れ、Ｃｌブロックははい回し部１ａの抵抗増加分ΔＲ１
を勘案してゲート段数ｋをφ段よシ減らしてｋ （ｎ／
２とし、Ｃ３ブロツクのゲート段数ｔはｔ）ｎ／２とし
ている。その結果Ｃ１ブロックの抵抗値は第２図１の場
合と較べほとんど増加しない、そしてＣ，２０ツクとＣ
，ブロックの抵抗バランスは、次式が成シ立っ様に１．
／を調整すれば良い。
Ｒ１＋ΔＪ ＋’ｋＲ６＝ ｔＲｏ ＋ Ｒ，／（但し
、Ｒ鷹は（Ａ−Ｂ）＋（Ｃ−Ｄ）間の抵抗、ΔＲ，はは
い回し部の抵抗、Ｒｏは各ゲートの抵抗、Ｂ、Ｉは（Ａ
／、Ｂ／） ＋ （Ｃ１，ＤＩ清の抵抗である。）この
ときＣ２プロ、りのコンダクタはい回し部は従来とは逆
にコンダクタ長さを短かく、コンダクタ幅を太くする方
向に調整されるためチアデスペースの無駄も少なくなシ
、コンダクタの信頼性も向上する。更に従来マイナール
ープ数が奇数の場合ダミーのゲートコンダクタを１段付
加して偶数とし、わざわざ抵抗値を上げていた操作も不
要となる。
、Ｒ鷹は（Ａ−Ｂ）＋（Ｃ−Ｄ）間の抵抗、ΔＲ，はは
い回し部の抵抗、Ｒｏは各ゲートの抵抗、Ｂ、Ｉは（Ａ
／、Ｂ／） ＋ （Ｃ１，ＤＩ清の抵抗である。）この
ときＣ２プロ、りのコンダクタはい回し部は従来とは逆
にコンダクタ長さを短かく、コンダクタ幅を太くする方
向に調整されるためチアデスペースの無駄も少なくなシ
、コンダクタの信頼性も向上する。更に従来マイナール
ープ数が奇数の場合ダミーのゲートコンダクタを１段付
加して偶数とし、わざわざ抵抗値を上げていた操作も不
要となる。
以上説明したように本発明によれば、コンダクタのはい
回し部の抵抗増加分をゲートの分割段数に吸収させ１ブ
ロツク毎にゲート数を変えておくことによシ各プロ、り
の抵抗値の増加を防ぎ、その結果チップスペースの無駄
を減小させ、さらにコンダクタの信頼性も向上されると
いった効果は著しい。
回し部の抵抗増加分をゲートの分割段数に吸収させ１ブ
ロツク毎にゲート数を変えておくことによシ各プロ、り
の抵抗値の増加を防ぎ、その結果チップスペースの無駄
を減小させ、さらにコンダクタの信頼性も向上されると
いった効果は著しい。
第１図は本発明による磁気バブルメモリｓ子ｔｖ−実施
例の要部を示す図、第２図は従来の磁気バブルメモリ素
子の構成を示す図、第３図はそのゲートコンダクタを説
明するための図である。 図中、１はコンダクタパターン、１ａはそのはい回し部
をそれぞれ示す。
例の要部を示す図、第２図は従来の磁気バブルメモリ素
子の構成を示す図、第３図はそのゲートコンダクタを説
明するための図である。 図中、１はコンダクタパターン、１ａはそのはい回し部
をそれぞれ示す。
Claims (1)
- １、複数のバブル磁区蓄積ループとメジャラインの間で
バブル磁区の分割や転送路スイッチを行なうゲートが設
けられ、該ゲートを駆動するためのパルス電流を供給す
るコンダクタパターンを２つに分割し、かつそれらを並
列に接続して駆動パルスを供給する構成を持った磁気バ
ブルメモリ素子において、２つに分割されたコンダクタ
パターンでそれぞれ駆動されるゲートに接続された１群
及び２群のマイナーループ群のループ数が異なることを
特徴とする磁気バブルメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135205A JPS6116089A (ja) | 1984-07-02 | 1984-07-02 | 磁気バブルメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135205A JPS6116089A (ja) | 1984-07-02 | 1984-07-02 | 磁気バブルメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116089A true JPS6116089A (ja) | 1986-01-24 |
Family
ID=15146305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135205A Pending JPS6116089A (ja) | 1984-07-02 | 1984-07-02 | 磁気バブルメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149718A (ja) * | 1986-12-15 | 1988-06-22 | Omron Tateisi Electronics Co | コンピユ−タ入力装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558649A (en) * | 1978-07-05 | 1980-01-22 | Hitachi Ltd | Magnetic bubble memory device |
| JPS57150184A (en) * | 1981-03-13 | 1982-09-16 | Hitachi Ltd | Magnetic bubble memory chip |
| JPS57203285A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Magnetic bubble storage device |
| JPS5832291A (ja) * | 1981-08-20 | 1983-02-25 | Nec Corp | 磁気バブル記憶装置 |
-
1984
- 1984-07-02 JP JP59135205A patent/JPS6116089A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558649A (en) * | 1978-07-05 | 1980-01-22 | Hitachi Ltd | Magnetic bubble memory device |
| JPS57150184A (en) * | 1981-03-13 | 1982-09-16 | Hitachi Ltd | Magnetic bubble memory chip |
| JPS57203285A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Magnetic bubble storage device |
| JPS5832291A (ja) * | 1981-08-20 | 1983-02-25 | Nec Corp | 磁気バブル記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149718A (ja) * | 1986-12-15 | 1988-06-22 | Omron Tateisi Electronics Co | コンピユ−タ入力装置 |
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