JPS61150227A - Semiconductor device - Google Patents

Semiconductor device

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JPS61150227A
JPS61150227A JP59270857A JP27085784A JPS61150227A JP S61150227 A JPS61150227 A JP S61150227A JP 59270857 A JP59270857 A JP 59270857A JP 27085784 A JP27085784 A JP 27085784A JP S61150227 A JPS61150227 A JP S61150227A
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pellet
wiring
semiconductor device
face
silicon
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JP59270857A
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Kazuo Nakamura
一男 中村
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

PURPOSE:To enable to apply to many applications and many kinds of products, by face-down-bonding wiring pellets onto pellet mounting electrodes on a pellet mounting substrate or onto electrodes formed above circuit forming sections of a large pellet. CONSTITUTION:On the upper surface of a ceramic substrate 1 containing a principal ingredient of silicon carbide, a mother chip 3 made of silicon having many pellets 2 face-down-bonded is bonded with gold-silicon eutectic 4. On the upper periphery of the substrate 1, a frame 5 made of mullite is mounted with low melting-point glass 6. On the upper surface of the frame 5, a cap 7 made of mullite is mounted with low melting-point glass 6a to seal the interior hermetically. Moreover, the mother chip 3 has bonding pads formed around it, which are electrically connected through wires 9 with inside ends of leads 8 of which portions are embeded in the low melting-glass 5.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、配線形成技術に関し、半導体装置のペレット
取付基板または大型ペレソ゛トに適用して有効な技術に
関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to wiring forming technology, and relates to a technology that is effective when applied to pellet mounting substrates or large pellet mounting substrates for semiconductor devices.

〔背景技術〕[Background technology]

多機能型半導体装置として、複数のペレットを大型配線
基板に取り付けた、いわゆるマザーチップを搭載してな
るマルチチップモジュールがあり、これについては、日
経マグロウヒル社発行、「日経エレクトロニクスJ、’
1984年3月26日号、P155〜184に詳細に説
明されている。
As a multi-functional semiconductor device, there is a multi-chip module that is equipped with a so-called mother chip, in which multiple pellets are attached to a large wiring board.
It is explained in detail in the March 26, 1984 issue, pages 155-184.

前記モジュールは、多数ペレットが搭載されて一つの半
導体装置が完成されるものであるが、大部分が共通して
おり、一部分たとえば論理回路のみが異なっているもの
も多い。そのため、はんの一部分の構成が異なるモジュ
ールについても、そのモジュール用の配線基板を用意し
なければならないという不都合がある。
The above-mentioned module is one in which a single semiconductor device is completed by mounting a large number of pellets, but most of the modules are common, and there are many cases where only a portion, for example, a logic circuit, is different. Therefore, there is an inconvenience that a wiring board for a module must be prepared even for a module in which a part of the solder has a different configuration.

また、配線基板の配線の一部に欠陥が発見された場合は
、たとえその部分を使用しなくとも済む場合であっても
、基板全体を交換しなければならないという不都合もあ
った。
Further, if a defect is found in a part of the wiring on the wiring board, there is also the inconvenience that the entire board must be replaced even if that part does not need to be used.

他の多機能化半導体装置として、大型ペレットを搭載し
てなる超高集積度でかつ小型の半導体装置がある。
Other multi-functional semiconductor devices include ultra-highly integrated and compact semiconductor devices that are equipped with large pellets.

大型ペレットとしては、たとえばウェハ全面を利用して
なる、いわゆるフルウェハLSIが考えられる。ウェハ
は、通常シリコン単結晶で形成されているが、格子欠陥
が全く存在しない大型の単結晶を得ることは極めて難し
い。
As a large pellet, for example, a so-called full wafer LSI that utilizes the entire surface of a wafer can be considered. Wafers are usually made of silicon single crystals, but it is extremely difficult to obtain large single crystals that are completely free of lattice defects.

そこで、通常のペレットと同程度の大きさで複数の回路
ブロックを形成し、プローブ検査を行い欠陥の無い良ブ
ロックのみを選別し、該良ブロツク間を電気的に接続し
て完成されたペレットを形成することが考えられる。
Therefore, we formed multiple circuit blocks with the same size as a normal pellet, conducted a probe inspection to select only good blocks with no defects, and electrically connected the good blocks to create a completed pellet. It is possible to form a

この場合、最終的な配線形成を欠陥ブロックの発生箇所
に応じて、各ペレット毎に別個に行わなければならなく
、作業が複雑でがっコストがががるという問題があるこ
とが本発明者により見い出された。
In this case, the final wiring formation must be performed separately for each pellet depending on the location where the defective block occurs, resulting in a problem that the work is complicated and costs increase. was discovered by.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、ペレット取付基板または大型ペレット
の配線形成技術に関し、半導体装置の機能の変更または
修復に適用して有効な技術を提供することにある。
An object of the present invention is to provide a technology that is effective when applied to changing or repairing the function of a semiconductor device, regarding a technology for forming wiring on a pellet mounting board or a large pellet.

本発明の他の目的は、半導体装置の機能の変更または修
復を、安価に達成する技術を提供するものである。
Another object of the present invention is to provide a technique for changing or repairing the function of a semiconductor device at low cost.

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
A brief overview of typical inventions disclosed in this application is as follows.

すなわち、ペレット取付基板のベレット取付電極に、ま
たは大型ペレットの回路形成部上方に形成された電極に
、配線用ペレットをフェースダウンボンディングするこ
とにより、前記ペレット取付基板または大型ペレットに
新たな配線を容易に形成できることより、前記目的が達
成されるものである。
That is, by face-down bonding the wiring pellet to the pellet mounting electrode of the pellet mounting board or to the electrode formed above the circuit forming part of the large pellet, new wiring can be easily installed on the pellet mounting board or the large pellet. Since it can be formed into a shape, the above object is achieved.

〔実施例1〕 第1図は本発明による実施例1である半導体装置の部分
拡大断面図であり、第2図は本実施例1の半導体装置を
、そのほぼ中心を切る面における断面図で示すものであ
る。
[Embodiment 1] FIG. 1 is a partially enlarged sectional view of a semiconductor device according to Embodiment 1 of the present invention, and FIG. 2 is a sectional view of the semiconductor device of Embodiment 1 taken approximately at its center. It shows.

本実施例1の半導体装置は、いわゆるマルチチップモジ
ュールであり、たとえばシリコンカーバイドを主成分と
する材料(以、下、シリコンカーバイ、ド基板という)
からなるセラミック基板1の上面には、多数のペレット
2がフェースダウンボンディングされているシリコンか
らなるマザーチップ3が、金−シリコン共晶4で接合さ
れており、該基板1上面周囲にはムライトからなる枠体
5が低融点ガラス6で取り付けられ、該枠体5上面には
同しくムライトからなるキャンプ7が低融点ガラス6a
で取り付けられ、内部が気密封止されてなるものである
。また、前記マザーチップ3はそのIil[ll[]に
形成されているポンディングパッドで、低融点ガラス5
に一部が埋設されて固定されているリード8の内端部と
ワイヤ9を介して電気的に接続されているものである。
The semiconductor device of Example 1 is a so-called multi-chip module, and is made of, for example, a material whose main component is silicon carbide (hereinafter referred to as silicon carbide or silicon carbide substrate).
A mother chip 3 made of silicon, on which a large number of pellets 2 are bonded face-down, is bonded to the top surface of a ceramic substrate 1 made of silicon with gold-silicon eutectic 4, and the top surface of the substrate 1 is covered with mullite. A frame body 5 made of low melting point glass 6 is attached, and a camp 7 made of mullite is attached to the upper surface of the frame body 5 with a low melting point glass 6a.
The inside is hermetically sealed. Further, the mother chip 3 is a bonding pad formed on its Iil[ll[], and the low melting point glass 5
It is electrically connected via a wire 9 to the inner end of a lead 8 which is partially embedded and fixed in the wire 9 .

なお、シリコンカーバイドの基板1は、特開昭57−2
591号公報に示される、シリコンカーバイド中に0.
1〜3.5重量%のヘリリウムを含み、ホットプレスに
より形成されたセラミックからなるものである。
Note that the silicon carbide substrate 1 is manufactured by Japanese Patent Application Laid-open No. 57-2.
0.591 in silicon carbide.
It contains 1 to 3.5% by weight of helium and is made of ceramic formed by hot pressing.

これは、電気絶縁性、熱伝導性に優れ、シリコンに近い
熱膨張係数を持ち、機械的強度が大きいという特性を備
えているものである。
This material has excellent electrical insulation and thermal conductivity, a coefficient of thermal expansion close to that of silicon, and high mechanical strength.

本実施例1では、第1図に示す如くペレット2とほぼ同
形の配線用ペレット9がフェースダウンボンディングさ
れている。
In the first embodiment, as shown in FIG. 1, a wiring pellet 9 having substantially the same shape as the pellet 2 is face-down bonded.

前記配線用ペレット9の内部には、半田からなるバンプ
電極10の間を電気的に接続する所定の配線11が形成
されているのみで、回路は形成されていないものである
Inside the wiring pellet 9, only a predetermined wiring 11 for electrically connecting between bump electrodes 10 made of solder is formed, and no circuit is formed.

マザーチップ3はシリコン基板3a上に酸化ケイ素等の
絶縁層3bを介して、1層または2層以上の配線12が
、該絶縁層上面のペレット取付電極13と電気的に接続
された状態で形成されている。
The mother chip 3 is formed on a silicon substrate 3a through an insulating layer 3b made of silicon oxide or the like, with one or more layers of wiring 12 electrically connected to pellet attachment electrodes 13 on the upper surface of the insulating layer. has been done.

前記配線12は、ペレット2が取り付けられていない場
合は、電気的に不通の状態になる。したがって、電極1
3を一箇所でもオープンの状態にしておくと、半導体装
置として機能し得ないことになる。
The wiring 12 is electrically disconnected when the pellet 2 is not attached. Therefore, electrode 1
If even one part of 3 is left open, it will not be able to function as a semiconductor device.

本実施例1の如く、配線用ペレット9を用いれば、半導
体装置の機能上何箇所かペレット2が不要な場合であっ
ても同種のマザーチップ3で対応できることになる。
If the wiring pellets 9 are used as in the first embodiment, even if the pellets 2 are not required at some locations due to the functionality of the semiconductor device, the mother chip 3 of the same type can be used.

さらに、所定の配線11が形成されている配線用ペレッ
トを用い、マザーチップ上の配線を積極的に変更せしめ
、論理の変更を行わせることも可能となる。
Furthermore, by using a wiring pellet on which predetermined wiring 11 is formed, it is also possible to actively change the wiring on the mother chip and change the logic.

すなわち、本実施例1の半導体装置は、配線用ペレット
を用いることにより、マザーチップ3の電気的接続また
は配線変更を自由に行うことができることより、同種の
マザーチップを用いて多用途、多品種に対応できるもの
である。
In other words, the semiconductor device of Example 1 can be used for a variety of purposes and a wide variety of products using the same type of mother chip, since electrical connections or wiring changes of the mother chip 3 can be freely performed by using the wiring pellet. It can correspond to

そして、前記対応が、通常のフェースダウンポンディン
グ技術で容易に達成できるものである。
The above-mentioned measures can be easily achieved using a normal face-down bonding technique.

〔実施例2〕 第3図は本発明による実施例2である半導体装置の部分
拡大断面図であり、第4図は本実施例2の半導体装置を
、そのほぼ中心を切る面における断面図で示すものであ
る。
[Embodiment 2] FIG. 3 is a partially enlarged sectional view of a semiconductor device according to Embodiment 2 of the present invention, and FIG. 4 is a sectional view of the semiconductor device of Embodiment 2 taken approximately at the center thereof. It shows.

本実施例2の半導体装置は、セラミツク基板1ノ上面に
大型ペレットであるフルウェハしSi20が金−シリコ
ン共晶4で取り付けられ、該フルウェハLS I 14
上面に配線用ペレットが取り付・ けられており、その
他は前記実施例1と同一の構成である。
In the semiconductor device of Example 2, a large pellet of full wafer Si 20 is attached to the upper surface of a ceramic substrate 1 using gold-silicon eutectic 4.
A wiring pellet is attached to the top surface, and the other structure is the same as that of the first embodiment.

第3図で拡大して示すように、フルウェハLS114に
は複数の回路ブロック14a、14b。
As shown enlarged in FIG. 3, the full wafer LS 114 includes a plurality of circuit blocks 14a and 14b.

14cが形成されており、各ブロック間はウェハ上面の
絶縁層15に形成されている配線16を介して電気的に
接続されており、さらに該絶縁層15の上面に形成され
た電極17と電気的に接続されている。そして、この電
極17には本図に示す如く配線用ペレット9がバンプ電
極10を介して接続されており、ブロック14aa14
cとを電気的に接続している。
14c is formed, and each block is electrically connected via a wiring 16 formed on an insulating layer 15 on the top surface of the wafer, and further connected to an electrode 17 formed on the top surface of the insulating layer 15. connected. As shown in the figure, a wiring pellet 9 is connected to this electrode 17 via a bump electrode 10, and a block 14aa14
It is electrically connected to c.

以上説明した如く、配線用ペレットを用いることにより
、新たな配線を容易に形成できるのでブロック14bが
欠陥を有している等のため該ブロック14bを除外した
い場合は、通常のフェースダウンボンディング技術で容
易に目的を達成できるものである。
As explained above, by using wiring pellets, new wiring can be easily formed, so if the block 14b has a defect and you want to exclude the block 14b, you can use the normal face-down bonding technique. The purpose can be easily achieved.

本実施例2に示す技術は、欠陥ブロックが存在する場合
に限らず、欠陥の発生を予め予定して同種のブロックを
複数形成し、実際には欠陥が生じなかったために一部の
ブロックが不要である場合にも同様に適用できるもので
ある。
The technology shown in Example 2 is not limited to the case where a defective block exists; instead, a plurality of blocks of the same type are formed by anticipating the occurrence of defects in advance, and some blocks are unnecessary because no defects actually occurred. The same applies to cases where .

その場合、一部の不要ブロックまたは欠陥ブロックの影
響をさけることが必要となるが、これは電気的にブロッ
ク選択機能を予め付与しておくことにより容易に対応で
きる。
In that case, it is necessary to avoid the influence of some unnecessary blocks or defective blocks, but this can be easily handled by providing an electrical block selection function in advance.

また、以上の目的以外に、たとえばフルウェハLSIの
論理を変更するために用いることもできるものである。
Further, in addition to the above purpose, it can also be used, for example, to change the logic of a full wafer LSI.

〔効果〕〔effect〕

(l)、ペレット取付基板のベレット取付電極に、また
は大型ペレットの回路形成部上方に該回路と電気的に接
続されて形成された電極に、配線用ペレットをフェース
ダウンポンディングすることにより、前記ペレット取付
基板または大型ペレットに新たな配線を容易に形成でき
るので、該ペレット取付基板または大型ペレットを備え
てなる半導体装置について、その機能の変更または修復
を容易に達成することができる。
(l) By face-down bonding the wiring pellet to the pellet mounting electrode of the pellet mounting board or to the electrode formed above the circuit forming part of the large pellet and electrically connected to the circuit, Since new wiring can be easily formed on the pellet mounting board or large pellet, it is possible to easily change or repair the function of a semiconductor device including the pellet mounting board or large pellet.

(21,配&?I用ペレットをフェースダウンボンディ
ング可能なペレットとして形成することにより、通常の
ペレット取付技術を適用して配線形成が可能である。
(21. By forming the pellet for wiring &?I as a pellet capable of face-down bonding, wiring can be formed by applying a normal pellet mounting technique.

(3)、前記f1.lにより、所定の配線が形成されて
いる配線用ペレットを用いるだけで1種類の配線基板を
容易に多用途に適用できる。
(3), said f1. 1, one type of wiring board can be easily used for various purposes by simply using a wiring pellet on which predetermined wiring is formed.

(4)、前記(1)により、マルチチップモジュールの
論理の変更を容易に達成できる。
(4) According to (1) above, it is possible to easily change the logic of the multi-chip module.

(5)、前記illにより、大型ペレットを搭載する半
導体装置を容易に製造することができる。
(5) With the above-mentioned ill, a semiconductor device mounted with a large pellet can be easily manufactured.

(6)、前記il+により、大型ペレットを搭載してな
る半導体装置の論理の変更を容易に達成できる。
(6) With the above-mentioned il+, it is possible to easily change the logic of a semiconductor device equipped with a large pellet.

以↓本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しな−い範囲で種々変更可
能であることばいうまでもない。
↓The invention made by the present inventor has been specifically explained based on Examples, but the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. It goes without saying.

たとえば、litにおいては、配線基板の配線を単層で
示したが、これに限るものでなく2層または3層以上で
あってもよいことはいうまでもない。
For example, in LIT, the wiring of the wiring board is shown as a single layer, but it goes without saying that the wiring is not limited to this and may be two or three or more layers.

配線用ペレットについては、対向するハンプ電極間を接
続する配線が形成されている例について示したが、これ
に限るものでなく任意の組合わせで配線を形成したもの
であってもよいことはいうまでもない。
Regarding the wiring pellet, an example in which wiring is formed to connect opposing hump electrodes is shown, but it is not limited to this, and wiring may be formed in any combination. Not even.

また、使用する材料も実施例に示したものに限るもので
なく、同一の目的に使用しうるものであれば如何なるも
のであってもよいものである。
Further, the materials used are not limited to those shown in the examples, but any material may be used as long as it can be used for the same purpose.

〔利用分野〕[Application field]

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、いわゆるフラット
パッケージ型半導体装置に適用した場合について説明し
たが、それに限定されるものではなく、たとえば、マザ
ーチップを搭載する半導体装置または大型ペレソI・を
搭載する半導体装置等、いかなる型式の半導体装置につ
いて適用しても有効な技術である。
The above explanation has mainly been about the application of the invention made by the present inventor to a so-called flat package semiconductor device, which is the background field of application, but the invention is not limited thereto. This technique is effective when applied to any type of semiconductor device, such as a semiconductor device equipped with a large-sized Pereso I.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明による実施例1である半導体装置の部
分拡大断面図、 第2図は、本実施例1の半導体装置を示す断面図、 第3図は、本発明による実施例2である半導体装置の部
分、拡大断面図、 第4図は、本実施例2の半導体装置を示す断面図である
。 1・・・基+L2・・・ヘレソ1−13・・・マザーチ
ップ1,3a、・・・シリコン基奢反、3b・・・絶縁
層、4・・・金−シリコン共晶、5・・・枠体、6.6
a・・・ガラス、7・・・キャンプ、8・・・リード、
9・・・配線用ペレット、10・・・バンプ電極、11
,12・・・配線、13・・・実極、14・・・フール
ウェハLS1..14a、 、14 b、 、1.4 
c、−、・回路ブロック、15・・・絶縁層、16・・
・配線、、17・・・電極。
1 is a partially enlarged cross-sectional view of a semiconductor device according to a first embodiment of the present invention, FIG. 2 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention, and FIG. Enlarged cross-sectional view of a portion of a certain semiconductor device FIG. 4 is a cross-sectional view showing a semiconductor device of Example 2. 1... Group+L2... Hereso 1-13... Mother chip 1, 3a,... Silicon base material, 3b... Insulating layer, 4... Gold-silicon eutectic, 5...・Frame body, 6.6
a... Glass, 7... Camp, 8... Lead,
9... Wiring pellet, 10... Bump electrode, 11
, 12... Wiring, 13... Real pole, 14... Full wafer LS1. .. 14a, ,14b, ,1.4
c, -, circuit block, 15... insulating layer, 16...
・Wiring, 17... Electrode.

Claims (1)

【特許請求の範囲】 1、複数のペレットがフェースダウンボンディングされ
ているペレット取付基板に、配線用ペレットがフェース
ダウンボンディングされてなる半導体装置。 2、配線用ペレットには、各バンプ電極間を電気的に接
続する所定の配線が形成されていることを特徴とする特
許請求の範囲第1項記載の半導体装置。 3、ペレット取付基板がマザーチップであることを特徴
とする特許請求の範囲第1項記載の半導体装置。 4、大型ペレットの回路形成部上方に絶縁膜を介して該
回路と電気的に接続されて形成されている電極に、配線
用ペレットがフェースダウンボンディングされてなる半
導体装置。 5、配線用ペレットには、各バンプ電極間を電気的に接
続する所定の配線が形成されていることを特徴とする特
許請求の範囲第4項記載の半導体装置。 6、大型ペレットが複数の回路ブロックで形成されてい
ることを特徴とする特許請求の範囲第4項記載の半導体
装置。 7、大型ペレットがフルウェハLSIであることを特徴
とする特許請求の範囲第4項記載の半導体装置。
[Scope of Claims] 1. A semiconductor device in which a wiring pellet is face-down bonded to a pellet mounting board on which a plurality of pellets are face-down bonded. 2. The semiconductor device according to claim 1, wherein the wiring pellet is formed with a predetermined wiring that electrically connects each bump electrode. 3. The semiconductor device according to claim 1, wherein the pellet mounting substrate is a mother chip. 4. A semiconductor device in which a wiring pellet is face-down bonded to an electrode formed above a circuit forming portion of a large pellet and electrically connected to the circuit via an insulating film. 5. The semiconductor device according to claim 4, wherein the wiring pellet is formed with a predetermined wiring that electrically connects each bump electrode. 6. The semiconductor device according to claim 4, wherein the large pellet is formed of a plurality of circuit blocks. 7. The semiconductor device according to claim 4, wherein the large pellet is a full wafer LSI.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294532A (en) * 1988-09-30 1990-04-05 Hitachi Ltd Semiconductor package and computer using same

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