JPS61144772A - Fixed head type magnetic tape reproducing device - Google Patents
Fixed head type magnetic tape reproducing deviceInfo
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- JPS61144772A JPS61144772A JP26705084A JP26705084A JPS61144772A JP S61144772 A JPS61144772 A JP S61144772A JP 26705084 A JP26705084 A JP 26705084A JP 26705084 A JP26705084 A JP 26705084A JP S61144772 A JPS61144772 A JP S61144772A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチトラックPCMテープレコーダ等の
固定ヘッド形磁気デープ再生装同において、磁気ヘッド
のアジマスずれによる各1−ラック再生信号間の同期ず
れを修正する装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is directed to a fixed head type magnetic tape reproducing device such as a multi-track PCM tape recorder, in which synchronization between each one-rack reproduction signal due to azimuth deviation of the magnetic head is achieved. The present invention relates to a device for correcting misalignment.
磁気テープ再生V装置における磁気ヘッドのアジマスと
は、磁気テープへの記録側ヘッドの卸きに対する再生側
磁気ヘッドの傾きの差をいい、i+2++1上は磁気テ
ープの走行方向に対し、記録側および再生側磁気ヘッド
の両ギトツプがともに直角に41′す、もってアジマス
誤差が0とイτるよう(二されCいる。ところが、実際
には、記録側ヘラ]へど山1側ヘッドとは別個に描成さ
れている場合か)< i′eあるから、どうしでしアジ
マス誤j9が生じてしまう。The azimuth of the magnetic head in a magnetic tape playback V device refers to the difference in the inclination of the magnetic head on the playback side relative to the direction of the head on the recording side to the magnetic tape. Both grips of the side magnetic head are set at right angles to each other, so that the azimuth error is 0 (2 points).However, in reality, the recording side spatula] is set separately from the head on the head 1 side. Since there is < i′e, an azimuth error j9 will occur between the two.
マルチトラックPCMテープレコーダにおいては、第2
図に示す′ように、磁気テープ10の走f−r方向に直
角な方向(幅方向)に各トラックの151明がとられて
いる。したがって、磁気ヘッド12が二点鎖線12′
C示ケように傾いCアジマスザれを生じていると、各ト
ラック再生信号間に同門ザれを生じて、再生データにエ
ラーを生じることがある。In multi-track PCM tape recorders, the second
As shown in the figure, each track has a width of 151 in the direction (width direction) perpendicular to the running direction of the magnetic tape 10. Therefore, the magnetic head 12 is
If C azimuth deviation occurs as shown in FIG. 1, simultaneous deviation may occur between track reproduction signals, resulting in errors in the reproduced data.
従来は、このよう4jアジマスずれに対応するため、磁
気ヘッドの角度を厳密に調整するようにしくいた。しか
しながら、このようなものでは、機器ごとに調整が必要
となる欠点があった。また、たとえ調整したとしても、
記録側ヘッドのバラつきには全く対応できなかった。Conventionally, in order to cope with such a 4j azimuth shift, the angle of the magnetic head has been strictly adjusted. However, such a device has the disadvantage that adjustment is required for each device. Also, even if adjusted,
It was not possible to deal with variations in the recording head at all.
また、別のものとして、磁気ヘッドを微動させて自動釣
にアジマスを調整するものもあったが、磁気ヘッドの可
動機構が複雑になる欠点があった。There was also another type that adjusted the azimuth for automatic fishing by slightly moving the magnetic head, but this had the disadvantage that the mechanism for moving the magnetic head was complicated.
この発明は、前記従来の技術における欠点を解決しで、
磁気ヘッドのアジマスを調整することなくトラック間の
同19ノずれを修正することができる固定ヘッド形磁気
j−−、7再生装置を提供しようとσるbのである。The present invention solves the drawbacks in the prior art, and
The object of the present invention is to provide a fixed head type magnetic reproducing apparatus that can correct the 19 degree deviation between tracks without adjusting the azimuth of the magnetic head.
(問題点を解決するための手段)
この発明は、トラック間の同期ずれを検出し、この周期
ずれに応じて各1−ラック再生信号に遅延をかけるよう
にした6のCある。(Means for Solving the Problems) The present invention has 6 Cs in which a synchronization shift between tracks is detected and a delay is applied to each 1-rack reproduction signal in accordance with this cycle shift.
この発明の前記解決手段によれば、各1〜シック再生信
号間に同期ずれが生じていても、イのづ“れmに応じて
各1〜ラック再生信号に遅延をか番ノることにより、磁
気ヘッドのアジマスを調整することなく同!σjずれを
修正できる。According to the solving means of the present invention, even if a synchronization difference occurs between each of the 1 to 1 rack reproduction signals, a delay is added to each of the 1 to 1 rack reproduction signals according to the discrepancy. , the same !σj deviation can be corrected without adjusting the azimuth of the magnetic head.
(実施例1ゴ この発明の一実施例を第1図に示す。(Example 1 An embodiment of this invention is shown in FIG.
第1図において、マルチトラック形磁気ヘッド(再生ヘ
ッド)12は、磁気テープに記録された各1−ラックの
データをそれぞれ読み取る。磁気ヘッド12からそれぞ
れ出力される各トラック再生信号は、可変!!延回路1
4 (14−1,14−2゜・・・・・・14−C,l
4−X)を介してそれぞれ出力される。j同期検出回路
16は、トラック間の同期ずれを検出して、この同期ず
れを腹圧するに必要な遅延vI間を得るだめの制御信号
vr に−1゜2、・・・、C2・・・、X)を出力す
る。各可変遅延回路14は、対応する制御信号Viによ
り遅延時間か−てれそれ制御される。これにより、各可
変遅延回路14からLL、同期fれが修正された14生
情号か出力される。In FIG. 1, a multi-track magnetic head (reproducing head) 12 reads data of each rack recorded on a magnetic tape. Each track reproduction signal output from the magnetic head 12 is variable! ! extension circuit 1
4 (14-1, 14-2゜...14-C, l
4-X). j The synchronization detection circuit 16 detects a synchronization difference between tracks and applies a control signal vr of -1°2, . . . , C2 . , X). The delay time of each variable delay circuit 14 is controlled by a corresponding control signal Vi. As a result, each variable delay circuit 14 outputs 14 raw information signals whose LL and synchronization errors have been corrected.
同期検出回路16の構成例を第3図に示す。第3図にJ
3いて、同期信号検出回路20.22は、第11−少ッ
クJ3よび第C1−ラック(中央のトラック)の可変遅
延回路14〜1.14−Cの出力信号をそれぞれ入力し
て、同期信号をそれぞれ検出する。固定ヘッド形PCM
テープレコーダのデータフィーマットは、第4図に示す
ように、いくつかのデータ(リンプル)を1組としてそ
れらを各1−ラックに分配し−C記録し、各組の先頭に
同一パターンの同期13号をトラックごとにそれぞ札挿
入し、各組の最後にCRCチ1ツク信号をトラックごと
にそれぞれ挿入して構成されている。同期信号検出回路
20.22は、第4図に示す第1トラツクの同期信号S
1、第Cトラックの同期信号SCをそれぞれ検出し、そ
の検出タンミングで第5図に示′?l検出信号P、Pc
をそれぞれ出力すす
る。An example of the configuration of the synchronization detection circuit 16 is shown in FIG. J in Figure 3
3, the synchronization signal detection circuits 20 and 22 input the output signals of the variable delay circuits 14 to 1.14-C of the 11th rack J3 and the C1 rack (center track), respectively, and perform synchronization. Detect each signal. Fixed head type PCM
As shown in Figure 4, the tape recorder's data format consists of several sets of data (ripples), which are distributed to each rack and recorded, and the same pattern of synchronization is placed at the beginning of each set. No. 13 is inserted into each track, and a CRC check signal is inserted into each track at the end of each set. The synchronization signal detection circuit 20.22 detects the synchronization signal S of the first track shown in FIG.
1. Detect the synchronizing signal SC of the C-th track, and use the detected timing as shown in FIG. l detection signal P, Pc
output each.
位相比較器24は、検出信りP、P2の(I2相を比較
しく、第5図に示すように、位相Kに応じた幅パルス信
号を出力する。も°l相比較器24の出カバルス【よ、
[1−パスフィルタ26で平滑され、ローパスフィルタ
26からは第5図に示すように同期ずれの1j向J5よ
び大きさに応じた極性J−3よびレベルの信号が出力さ
れる。The phase comparator 24 compares the (I2 phase) of the detected signals P and P2 and outputs a width pulse signal corresponding to the phase K as shown in FIG. 【Yo,
[The signal is smoothed by the 1-pass filter 26, and the low-pass filter 26 outputs a signal with a polarity J-3 and a level corresponding to the 1j direction J5 and magnitude of the synchronization shift, as shown in FIG.
制御信号発生回路28は、ローパスフィルタ26から入
力される同期ずれ情報に基づいて、その同期ずれを修正
するに必要な各遅延回路1/Iの!¥延時間τ 、τ2
.・・・、τC1・・・、τXを0出し、その冗延時間
τ 、τ2.・・・、τC1・・・。Based on the synchronization information inputted from the low-pass filter 26, the control signal generation circuit 28 outputs the ! of each delay circuit 1/I necessary to correct the synchronization difference. ¥Extended time τ, τ2
.. ..., τC1..., τX is set to 0, and the redundant times τ, τ2. ..., τC1...
τXを1qるに必要な制御信号V、V2.・・・。Control signals V, V2 . necessary to reduce τX by 1q. ....
Vc、・・・、Vxを出力する。Vc, . . . , Vx are output.
ここで、検出される同明信号S、SCの(q相差と、イ
れを昨1ミするに必要な遅延時間τ1゜τ2.・・・、
τC1・・・、τXの関係につい′C説明する。ここで
は、トラック数が8の揚台についC1悦明する。第6図
は、同+y1ずれが生じている状態の各l〜ラック再生
信号を示すものである。斜線(示した部分が各トラック
の同期信号である。Here, the (q phase difference of the detected Domei signals S and SC and the delay time τ1゜τ2 necessary to reduce the error by 1 mm)
The relationship between τC1..., τX will be explained below. Here, C1 is carried out for a platform with 8 tracks. FIG. 6 shows each l to rack reproduction signal in a state where a +y1 deviation has occurred. The diagonal line (the part shown is the synchronization signal for each track).
いま、第1トラツクと略中夫の第4トラツクの同期信号
S、S4を検出したところ、それらの間に時間Tの1ヴ
相差が生じていたとする。同期ずれの大きさは、各隣接
するi〜ラック間で均一であるから、検出したトラック
間に存在する同期ずれ箇所の数で時間差Tを除して隣接
するトラック間の時間差t。を求める。第6図の例では
、第1トラツクと第41−ラックについC検出し、それ
らの間に3つの同期ずれ箇所が存在するから、隣接する
トラック間の時間差t。は、
となる。Now, suppose that when the synchronizing signals S and S4 of the first track and the fourth track, which is approximately the same as that of the first track, are detected, there is a one-volt phase difference of time T between them. Since the magnitude of the synchronization difference is uniform between each adjacent i~ rack, the time difference T between the adjacent tracks is obtained by dividing the time difference T by the number of synchronization difference points that exist between the detected tracks. seek. In the example of FIG. 6, C is detected for the 1st track and the 41st rack, and since there are three out-of-synchronization points between them, the time difference t between the adjacent tracks. becomes .
各トラックの遅延時間は、いずれか1つの固定として、
その固定した遅延時間に前記時間差t。The delay time of each track is fixed to one of the following:
The time difference t is added to the fixed delay time.
を増減して他のトラックの遅延時間を求めることがひき
る。遅延時間を固定するトラックは、例えば中央のトラ
ックとし、その遅延時間τCは、使用する可変fi延回
路の遅延時間変化幅の中間となるように設定りると、最
も効率が良<4Tる。The delay time of other tracks can be determined by increasing or decreasing the value. The track on which the delay time is fixed is, for example, the center track, and the delay time τC is set to be in the middle of the delay time change width of the variable fi extension circuit used, which gives the best efficiency <4T.
lごどえば、第6図の例でいえば、第4ト−ノックのf
f、 5F1哨間をτC固定どザれば、各1へラックの
遅延時間を下表のように設定すれば、同期ずれ4;′ζ
正することができる。For example, in the example of Fig. 6, f of the fourth tone
If f, 5F1 is fixed at τC, and the rack delay time for each 1 is set as shown in the table below, the synchronization difference will be 4;'ζ
can be corrected.
ところで、可変遅延回路14は例えばCMOSインバー
タを利用した電圧制御形として構成1Jることができる
。CMOSイナバータは、第7図に示ずように、pチV
ネルMO3−FF:T2OとnチャネルMO3−FET
32をゲートどうし、ドレインどうし互いにそれぞれ接
続し、ソースに電源電圧V −■ をそれぞれそ印
加し、入力or+ ss
端子34を介して共通ゲー1〜に信号を入力し、共通ト
レインから出力端子36に入力信号の反転信号を出力す
るようしたものである。By the way, the variable delay circuit 14 can be configured as a voltage control type using a CMOS inverter, for example. As shown in FIG. 7, the CMOS inverter is
Channel MO3-FF: T2O and n-channel MO3-FET
32 are connected between gates and drains, respectively, a power supply voltage V −■ is applied to the sources, a signal is input to the common gate 1 through the input or + ss terminal 34, and the common train is connected to the output terminal 36. It is designed to output an inverted signal of an input signal.
このCMOSインバータ40においては入力と出力との
間に遅延時間が生じる。この遅延時間は、第8図に示す
J:うに、電源電圧VDD−Vssに依存しC連続的に
変化し、電源電圧vDD−■ssが小さいtlと遅延時
間が大きく、その変化率も大きい。これは電源電圧VD
D−■ssによって素子の一]ンダクタンスが変化づ−
るためである。In this CMOS inverter 40, a delay time occurs between the input and the output. This delay time varies continuously depending on the power supply voltage VDD-Vss as shown in FIG. This is the power supply voltage VD
D-■ The inductance of the element changes due to ss.
This is for the purpose of
したがって、この性質を利用して、前記制御信号発生回
路28から同期ずれに応じた制御電圧Vi (i=1.
2.・・・、C1・・・、x)を出力して、この制12
11電圧ViにJ:すCMOSインバータ40の印加電
圧を制御リ−ればU延時間を任彦に制御することができ
る。CMOSインバータ40は1個あたり約3〜5μs
の遅延時間が冑られ、これを第9図に示づように多段に
カスケード接続することによってにり艮い11延時間を
1qることができる。Therefore, by utilizing this property, the control signal generation circuit 28 generates a control voltage Vi (i=1.
2. ..., C1..., x), and this control 12
11. By controlling the voltage applied to the CMOS inverter 40 to the voltage Vi, the U extension time can be precisely controlled. Each CMOS inverter 40 takes approximately 3 to 5 μs.
By cascading them in multiple stages as shown in FIG. 9, the delay time can be reduced to 1q.
例えば、10,000段接続すれば、30へ・50Tr
LSの遅延時間を(りることがCさる。For example, if 10,000 stages are connected, it will become 30/50Tr.
The delay time of LS is C.
CMOSインバータを用いた可変遅延回路14の構成例
を第10図乃jミ第14図に承り、3第10図の可変遅
延回路14は、C〜IQsインバータ40の−hのMO
S、−F[T2Oと電源電圧vDDとの間に印加電圧a
、II御用M OS−F r T42を挿入したらので
ある。1−ラック再生12舅は入力端子34から入力さ
れて、遅延信号は出力端子36から出力される。制御電
圧−v1は、制ill ITI入力端子C1から入力さ
れる。Examples of the configuration of the variable delay circuit 14 using a CMOS inverter are shown in FIGS. 10 to 14, and the variable delay circuit 14 in FIG.
S, -F[voltage a applied between T2O and power supply voltage vDD
, I inserted the MOS-F r T42 used for II. The 1-rack playback signal is input from the input terminal 34, and the delayed signal is output from the output terminal 36. The control voltage -v1 is input from the control ill ITI input terminal C1.
制御量I′1−v1は、前記第6図の例て−いえは、第
41−ラック(ごついでは遅延時間τCが胃られる電圧
で常に・定である。また、土1fI−t〜ラックにいく
ほど、制御2I+電1■vrは大きな値とへつClCM
OSインバータ/IOの印++11電L1を小さくし、
遅延時間を艮くする。また、下位1−ラックにい< 4
.Iど、制御電圧V1は小さな値どなって、CMOSイ
ンバータ40の印加電圧を人すくシ、遅延時間を短くり
る。これにより、各トラックの同期ずれが修正される。In the example of FIG. The more control 2I+electricity 1■vr becomes a larger value, the more ClCM
Reduce the OS inverter/IO mark ++11 electric L1,
Reduce the delay time. Also, lower 1 - rack < 4
.. The control voltage V1 is set to a small value to reduce the voltage applied to the CMOS inverter 40 and shorten the delay time. This corrects the synchronization deviation of each track.
第11図の可変i遅延回路14は、電圧制御素子をCM
OSインバータ40の両側に設()たものである。リイ
fわlう、ρチセネルMO8−FET30ど電源電圧V
DDの間にp’y−ψネルMO8−F [−「/I 2
を挿入し、n7−ヤネルM OS−F IE T32ど
電源電圧vssの間にnチャネルM OS −1” f
” T ’I 4を挿入している。この場合、制御?a
雷電圧して前記制御用rcv:のはかに制御電圧Vi′
を用いて、制御入力端子C1,C2からそれぞれ人力t
、’r、pチトネ/l、MO8−FET42とnヂVネ
ルlvl OS −F E T 44にそれぞれ人力す
る。The variable i delay circuit 14 in FIG.
These are installed on both sides of the OS inverter 40. The power supply voltage V for ρ CHISENEL MO8-FET30
During DD, p'y-ψ channel MO8-F [-'/I 2
Insert the n7-channel MOS-F IET32 between the power supply voltage vss and the n-channel MOS-1” f
” T 'I 4 is inserted. In this case, control ?a
The lightning voltage and the control rcv: the control voltage Vi′
using human power t from the control input terminals C1 and C2, respectively.
, 'r, p chitone/l, MO8-FET42 and njiV channel lvl OS-FET44 respectively.
制all電圧V1′は制御電圧vIと対称な電圧(V
−Vi=vi’ −V )として与えら1)
D S S
れ、vDD ’SSの場合、vi’=−Viとなるう
第12図の可変′!i延回路14は、制御用MO8−F
’lF T42.44をCMOSインバータ40の内側
に設りたbのCある。The control voltage V1' is a voltage (V
-Vi=vi' -V)1)
D S S , and in the case of vDD 'SS, vi' = -Vi, which is the variable ' in Figure 12! The i extension circuit 14 is a control MO8-F
'lF T42.44 is installed inside the CMOS inverter 40 in C of b.
第13図の可変d延回路14は、CMOSインパーク4
0を措成りるM OS −F E T 30 、32の
間に制御用MO3FEI−44を仲人し、M OS −
F E’ T 30ど電源電圧VDDの間に制器用MO
8−FET/I2を挿入したしのである。The variable d extension circuit 14 in FIG.
The control MO3FEI-44 is used as an intermediary between MOS-FET 30 and 32, which includes 0, and MOS-
MO for control between F E' T 30 and power supply voltage VDD
8-FET/I2 was inserted.
第1/I図の可変「延回路14は、CMOSインバータ
40の゛複数段接続したちのC1制衛1用MO3l−[
、’r!12./I /Iににり各段共通に印加電圧を
制御したものである。The variable extension circuit 14 in FIG.
,'r! 12. /I The applied voltage is controlled in common to each stage by /I.
〔実施例2〕
この発明の他の実施例を第15図に承り。これは、前記
実施例1(第1図)がクローズトループでiI!延時開
時間御していたのに対し、オ〜ブンルーブで遅延時間を
制御するようにしたものである。[Embodiment 2] Another embodiment of this invention is shown in FIG. This means that the first embodiment (FIG. 1) is a closed loop iI! While the opening time was previously controlled, the delay time was controlled using an oven lube.
第1図と共通する部分には同一の?′J号を6Jす。こ
の装置では、同期検出回路16は、磁気ヘッド12の各
1〜ノツク再1+ 4:; rをそのまま入ノJしC1
同明ずれを検出して、各riT9*延回路11をJlす
12[lして、同l′1Ilfれを修1卜する。Are the parts in common with Figure 1 the same? 'J number 6J. In this device, the synchronization detection circuit 16 inputs each of the magnetic heads 12 from 1 to 1+4:;
The same deviation is detected, and each riT9* extension circuit 11 is changed to Jl and 12[l to correct the same l'1Ilf deviation.
〔変史例)
前記実施例にイ5い(は、可変I延回路1 /I i;
!電0s制御形で(を成したが、他の形式の可変遅延回
路1/Iを用いることもできる。その場合、同期検出回
路1Gは、それぞれの形式に応じた制御信号Vlを出力
りるようにする。[Variation example] There is a difference in the above embodiment (variable I delay circuit 1 /I i;
! Although the variable delay circuit 1/I of other types can be used, the synchronization detection circuit 1G outputs the control signal Vl according to each type. Make it.
以[説明したように、この発明によれば、トラック間の
同期1)゛れを検出して、各トラック再生信シシを検出
して、各1−ラック再生信号に遅延をかけて同1y1ず
れをn iFする。J、うにしたので、従来の磁気ヘラ
1〜のアジマス調整によるもののように+i器ごどに調
す14する心残がなくなり、ヘット7ジマス自動調整の
だめの実相な機構も必要なくなる。また、記録側ヘッド
のパークつさ等にb IiT実に対処することがCさる
。[As explained below, according to the present invention, the synchronization between tracks 1) is detected, the playback signal of each track is detected, and each 1-rack playback signal is delayed to correct the same 1y1 shift. n iF. Since this is done, there is no need to adjust the azimuth of the conventional magnetic spatula 1 to +i, and there is no need for a real mechanism for automatic head 7 azimuth adjustment. In addition, it is necessary to deal with problems such as park sag of the recording head.
/I 1面の筒中な説明
第1図は、この発明の一実施例を示タブロック図である
。/I Detailed Description of Page 1 FIG. 1 is a block diagram showing an embodiment of the present invention.
第2図は、磁気ヘッドのアジマスずれの状態を示す図で
ある。FIG. 2 is a diagram showing the state of azimuth deviation of the magnetic head.
第3図は、第1図にJ3ける同期検出回路1Gの具体1
rlIを示ηブロック図ぐある。Figure 3 shows a concrete example of the synchronization detection circuit 1G in J3 in Figure 1.
There is a block diagram showing rlI.
第4図t、L1、ノルf−1へノックP CM ”r−
ブレローダの記録フA−マットを示す図(゛ある。Figure 4 t, L1, knock to nor f-1 P CM ”r-
A diagram showing the recording format of the camera loader.
第5図GEL、第3図の同町検出回路16の動1′1を
示寸タイムチp−t−である。The movement 1'1 of the same town detection circuit 16 in FIG. 5 GEL and FIG. 3 is the indicated time chip pt-.
第6図(ま、各1−ラック再生信号の同期J゛れ状態を
示ずタイムチ17−トである。FIG. 6 (Well, it is a time chart 17, which does not show the synchronization loss state of each 1-rack reproduction signal.
第7図は、CMOSインバータを示す回路図Cある。FIG. 7 is a circuit diagram C showing a CMOS inverter.
第8図は、第7図のC〜10Sインハークに(r口]る
電源電I]月遅延時間特11を示す特性図である5゜第
9図は、第7図のCMOSインパークを多段接続しlこ
回路図てある。Figure 8 is a characteristic diagram showing the delay time characteristic 11 of the power supply to the C to 10S input circuits in Figure 7. There is a circuit diagram for the connection.
第10図乃至第14図は、第1図の可変遅延回路14の
1・p /Zの構−成例を示づ一回路図Ct’j+る。FIGS. 10 to 14 are circuit diagrams Ct'j+ showing examples of the configuration of 1.p/Z of the variable delay circuit 14 of FIG.
第15図は、この光用の伯の実施例を示すブト1ツク図
である。FIG. 15 is a schematic diagram showing an embodiment of this optical filter.
10・・・磁気−ア゛−プ、12・・・磁気ヘッド、1
4(14−1乃〒14−X)−i1変′f1延回路、4
0・・C〜10Sインバータ。10... Magnetic opening, 12... Magnetic head, 1
4 (14-1 to 14-X)-i1 change'f1 extension circuit, 4
0...C~10S inverter.
(は7)’ 16ノ
第2図
上覧 木〜 ヤ1 へ1舞!)l
)! −−β β β
巴
第≦
5v voo−vss
第8図
ン図(Ha7)' 16th figure 2 view Thursday ~ Ya 1 to 1 dance! )l
)! −−β β β Tomoe ≦ 5v voo-vss Figure 8
Claims (1)
出する回路と、 トラックごとに前記磁気テープ再生信号を遅延する可変
遅延回路と、 前記検出された同期ずれに応じて、前記可変遅延回路の
遅延時間を制御して、前記可変遅延回路から同期の取れ
た磁気テープ再生信号を出力する回路と を具えたことを特徴とする固定ヘッド形磁気テープ再生
装置。[Scope of Claims] A circuit for detecting a synchronization difference between tracks in a magnetic tape playback signal; a variable delay circuit for delaying the magnetic tape playback signal for each track; 1. A fixed head magnetic tape reproducing apparatus comprising: a circuit for controlling a delay time of a delay circuit and outputting a synchronized magnetic tape reproducing signal from the variable delay circuit.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26705084A JPS61144772A (en) | 1984-12-18 | 1984-12-18 | Fixed head type magnetic tape reproducing device |
EP90108905A EP0395118A1 (en) | 1984-07-31 | 1985-07-30 | Analog signal delay circuit |
EP90108904A EP0390226A1 (en) | 1984-07-31 | 1985-07-30 | Jitter absorption circuit |
EP85109546A EP0171022A3 (en) | 1984-07-31 | 1985-07-30 | Signal delay device |
US07/289,479 US5012141A (en) | 1984-07-31 | 1988-12-21 | Signal delay device using CMOS supply voltage control |
US07/448,160 US4956720A (en) | 1984-07-31 | 1989-12-08 | Jitter control circuit having signal delay device using CMOS supply voltage control |
US07/448,056 US5039893A (en) | 1984-07-31 | 1989-12-08 | Signal delay device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26705084A JPS61144772A (en) | 1984-12-18 | 1984-12-18 | Fixed head type magnetic tape reproducing device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61144772A true JPS61144772A (en) | 1986-07-02 |
Family
ID=17439342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26705084A Pending JPS61144772A (en) | 1984-07-31 | 1984-12-18 | Fixed head type magnetic tape reproducing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61144772A (en) |
-
1984
- 1984-12-18 JP JP26705084A patent/JPS61144772A/en active Pending
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