JPS6113973Y2 - - Google Patents

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JPS6113973Y2
JPS6113973Y2 JP360278U JP360278U JPS6113973Y2 JP S6113973 Y2 JPS6113973 Y2 JP S6113973Y2 JP 360278 U JP360278 U JP 360278U JP 360278 U JP360278 U JP 360278U JP S6113973 Y2 JPS6113973 Y2 JP S6113973Y2
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Description

【考案の詳細な説明】 本考案はパルス幅変調型ポテンシヨメータ、と
くにパルス幅変調型ポテンシヨメータにおける分
解能の向上に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pulse width modulation type potentiometer, particularly to improving resolution in a pulse width modulation type potentiometer.

パルス幅変調型ポテンシヨメータは第1図にそ
の原理図を示すように、一周期内において積分回
路1に印加する入力電圧Eの印加時間をスイツチ
ング素子2によつて可変し、すなわち積分回路1
に入力する電圧Eのパルス状入力の幅を可変して
このパルス状入力の一周期内におけるデユーテイ
比に比例した平滑出力を積分回路1から得るよう
にしたものである。第1図において、例えばスイ
ツチング素子2が一周期をT時間として接点2a
側にmT時間(0≦m≦1)、接点2b側に(1
−m)T時間接続されると、出力端子3−3′間
にEo=mEで表わされる平滑出力が発生する。
As shown in the principle diagram in FIG. 1, the pulse width modulation type potentiometer varies the application time of the input voltage E applied to the integrating circuit 1 within one period by the switching element 2.
By varying the width of the pulse-like input of the voltage E input to the integrator circuit 1, a smoothed output proportional to the duty ratio within one cycle of the pulse-like input is obtained from the integrating circuit 1. In FIG. 1, for example, one cycle of the switching element 2 is T time, and the contact 2a
mT time (0≦m≦1) on the side, and (1
-m) When connected for T time, a smoothed output expressed by Eo=mE is generated between output terminals 3-3'.

第2図は、第1図を一般化したパルス幅変調型
ポテンシヨメータの回路図であり、スイツチング
素子S1〜Soは第3図タイムチヤートに示すよう
に一周期の時間Tにおいて夫々重複しない時間
T1〜Toだけ入力電圧E1〜Eoに接続される。従
つて、積分回路1からは次の第(1)式で表わされる
平滑出力が得られる。
FIG. 2 is a circuit diagram of a pulse width modulation type potentiometer that is a generalized version of FIG . time not to
T 1 to T o are connected to input voltages E 1 to E o . Therefore, a smoothed output expressed by the following equation (1) is obtained from the integrating circuit 1.

ここで、TiはT1〜To,EiはE1〜Eoである。 Here, Ti is T 1 to T o and Ei is E 1 to E o .

このように従来のパルス幅変調型ポテンシヨメ
ータは、積分回路に与える入力電圧の時間幅をス
イツチング素子でデイジタル的に可変し、その一
周期におけるデユーテイ比に比例した平滑出力を
得るようにしたものであり、回路構成が簡単であ
ること、さらに非精密部品で構成可能なことから
近来盛んに用いられるようになつている。
In this way, conventional pulse width modulation type potentiometers digitally vary the time width of the input voltage applied to the integrating circuit using a switching element to obtain a smoothed output proportional to the duty ratio in one cycle. It has become popular in recent years because the circuit configuration is simple and it can be constructed using non-precision parts.

ところが、上記説明から判るように、積分回路
1に与える入力電圧のデユーテイ比の可変をデイ
ジタル的に行なつているために高分解能、すなわ
ち出力Eoの最小可変ステツプと高速応答とは両
立しない。
However, as can be seen from the above description, since the duty ratio of the input voltage applied to the integrating circuit 1 is digitally varied, high resolution, that is, minimum variable step of the output Eo, and high speed response are not compatible.

すなわち、出力Eoの応答速度は積分回路1の
時定数C・Rで決まり、応答速度を速くするため
には時定数C・Rを小さくする必要があり、一
方、出力Eoのリツプル含有率はパルス状入力の
サイクルタイムTと時定数C・Rの比で決まり、
リツプル含有率を小さくするためにはT≪C・R
である必要がある。従つて、リツプル含有率を充
分小さく、応答速度を速くし、しかも分解能を高
めるためには一周期内における入力電圧の時間幅
を充分短くし、さらに積分回路の時定数C・Rを
充分小さくする必要がある。しかしながら、入力
電圧の時間幅を充分短くすると、スイツチング素
子の応答速度の誤差が発生し、出力の精度が損な
われるという欠点を有している。
In other words, the response speed of the output Eo is determined by the time constant C and R of the integrating circuit 1, and in order to increase the response speed, it is necessary to reduce the time constant C and R. On the other hand, the ripple content of the output Eo is determined by the pulse It is determined by the ratio of the cycle time T of the state input and the time constant C・R,
In order to reduce the ripple content, T≪C・R
It must be. Therefore, in order to make the ripple content sufficiently small, the response speed fast, and the resolution high, the time width of the input voltage within one cycle should be made sufficiently short, and the time constant C/R of the integrating circuit should be made sufficiently small. There is a need. However, if the time width of the input voltage is made sufficiently short, an error will occur in the response speed of the switching element, resulting in a loss of output accuracy.

従つて、本考案の目的は入力電圧の時間幅を短
くすることなく、応答速度が充分速く、しかも精
度が高く、さらに高分解能のパルス幅変調型ポテ
ンシヨメータを提供することにある。
Therefore, an object of the present invention is to provide a pulse width modulation type potentiometer that has a sufficiently fast response speed, high accuracy, and high resolution without shortening the time width of the input voltage.

このような目的を達成するために本考案による
パルス幅変調型ポテンシヨメータは、一周期Tの
一部の時間T1は入力電圧に、重複しない他の一
部の時間T2は前記入力電圧を分圧した定電圧
に、一周期Tの残余の時間T3(T3=T−T1
T2)は前記入力電圧の基準電位に夫々接続する動
作を繰り返すスイツチ手段と、該スイツチ手段の
共通出力点に接続された積分回路とから構成し、
前記時間T1,T2およびT3の設定はデイジタル的
に、分圧比はアナログ的に調整し、前記積分回路
の出力端から出力電圧を得るようにしたものであ
る。
To achieve this purpose, the pulse width modulation type potentiometer according to the present invention uses the input voltage for a part of time T1 of one period T, and for the other part of time T2 that does not overlap, the input voltage The remaining time T 3 (T 3 =T−T 1
T2 ) is composed of switch means that repeats the operation of respectively connecting the input voltage to the reference potential, and an integrating circuit connected to a common output point of the switch means,
The settings of the times T 1 , T 2 and T 3 are adjusted digitally, and the voltage division ratio is adjusted analogously, so that the output voltage is obtained from the output terminal of the integrating circuit.

以下、図面に示す実施例を用いて本考案による
パルス幅変調型ポテンシヨメータを詳細に説明す
る。
EMBODIMENT OF THE INVENTION Hereinafter, the pulse width modulation type potentiometer according to the present invention will be explained in detail using embodiments shown in the drawings.

第4図は本考案によるパルス幅変調型ポテンシ
ヨメータの一実施例を示す回路図であり、第1図
と同一部分は同一記号を用いている。同図におい
て、一周期Tの一部の時間T1だけ入力電圧Eに
接続する動作を繰り返すスイツチング素子S1と、
前記時間T1に重複しない他の時間T2だけ入力電
圧Eを1/Lの分解能を持つ可変抵抗器VRによ
つて分圧された定電圧を接続する動作を繰り返す
スイツチング素子S2と、一周期Tの残余の時間
T3だけ前記入力電圧Eの基準電位に接続する動
作を繰り返すスイツチング素子S3と、これらスイ
ツチング素子S1〜S3の共通出力点に接続された積
分回路1とから構成されている。
FIG. 4 is a circuit diagram showing an embodiment of the pulse width modulation type potentiometer according to the present invention, and the same parts as in FIG. 1 are given the same symbols. In the figure, a switching element S1 repeats an operation of connecting to an input voltage E for a part of time T1 of one period T;
A switching element S2 repeats the operation of connecting the input voltage E to a constant voltage divided by a variable resistor VR having a resolution of 1/L for another time T2 that does not overlap with the time T1 ; Remaining time of period T
It consists of a switching element S3 that repeats the operation of connecting to the reference potential of the input voltage E by T3, and an integrating circuit 1 connected to a common output point of these switching elements S1 to S3 .

このように構成されたパルス幅変調型ポテンシ
ヨメータにおいて、各スイツチング素子S1,S2
S3のスイツチング制御は所定周波数のクロツクパ
ルスを計数して得られる制御信号によつて各々の
タイミングが制御され、このスイツチング制御回
路は例えば第7図に示すように構成される。すな
わち、発振器4から発生された所定周波数のクロ
ツクパルスCpをカウンタ5によつて計数し、こ
のカウンタ5の出力をデコーダ6でデコードした
後、このデコーダ6の出力のうち必要なタイミン
グのデコード出力を選択スイツチ7で選択してフ
リツプフロツプFF1〜FF3に入力し、フリツプフ
ロツプFF1〜FF3の出力をスイツチング素子S1
S3の制御信号として与えるようにしている。そし
て、各スイツチング素子S1〜S3は例えば第5図タ
イムチヤートに示すように、S1がT1時間,S2
T2時間,S3がT3時間だけ一周期Tの間にオンす
るように制御される。
In the pulse width modulation type potentiometer configured in this way, each switching element S 1 , S 2 ,
In the switching control of S3 , each timing is controlled by a control signal obtained by counting clock pulses of a predetermined frequency, and this switching control circuit is constructed as shown in FIG. 7, for example. That is, the clock pulse Cp of a predetermined frequency generated from the oscillator 4 is counted by the counter 5, the output of this counter 5 is decoded by the decoder 6, and then the decoded output of the required timing is selected from among the outputs of the decoder 6. Select with switch 7 to input to flip-flops FF 1 to FF 3 , and output from flip-flops FF 1 to FF 3 to switching elements S 1 to FF 3.
It is given as a control signal for S3 . As shown in the time chart of FIG .
T2 hours and S3 are controlled to be turned on during one period T for T3 hours.

したがつて、第4図に本考案の一実施例として
示したパルス幅変調型ポテンシヨメータの出力端
3−3′に得られる出力Eoは、第(1)式に具体的な
値を代入した次の第(2)式によつて表わされる。
Therefore, the output Eo obtained at the output end 3-3' of the pulse width modulation type potentiometer shown in FIG. 4 as an embodiment of the present invention can be determined by substituting a specific value into equation (1). It is expressed by the following equation (2).

Eo=ET+αE・T+O・T/T+T+T
=T+αT/T+T+T×E ……(2) ここで、αは可変抵抗器VRの分割比である。
Eo=ET 1 +αE・T 2 +O・T 3 /T 1 +T 2 +T
3 =T 1 +αT 2 /T 1 +T 2 +T 3 ×E (2) Here, α is the division ratio of the variable resistor VR.

具体例を用いて説明する。例えば、一周期Tが
一周期τのクロツクパルスCpの100個分の時間に
設定されたものとすると、一周期Tは T=T1+T2+T3=100τ また、時間T2=τ,T1=Mτ(M:任意の設
定値であり、この例の場合Mの可変範囲は0≦M
≦100である。)とすると、前記第(2)式は次のよう
になる。
This will be explained using a specific example. For example, if one period T is set to the time equivalent to 100 clock pulses Cp of one period τ, then one period T is T = T 1 + T 2 + T 3 = 100τ, and the time T 2 = τ, T 1 =Mτ(M: Any setting value, and in this example, the variable range of M is 0≦M
≦100. ), the above equation (2) becomes as follows.

Eo=M+α/100×E ……(3) 従つて、可変抵抗器VRの分解能1/Lをここで例 えば精密さを要求されない1/100とすると、分割
比αの可変範囲が1/100≦α≦1となり、この結果 出力Eoは Eo=□□.□□/100×E ……(4) となつて、出力Eoに4桁の分解能をもつ出力
を得ることができる。この場合、可変抵抗器VR
の分割比αは、1/100に重みづけされているので
精密さご要求されない。以上のことを一般化して
述べると、分解能最大の設計においては、クロツ
クパルスCpのN個を計数して一周期とし、この
クロツクパルスCpの1個分に可変抵抗器VRの分
割出力αEを割り当てた場合、分解能すなわち出
力Eoの最小可変ステツプはαEを最小可変ステ
ツプとしてこのαEを一周期内においていくらと
れるかによるから1/N×1/Lとなる。この場
合、主設定値M(時間T1を可変する値)は0か
らNまで可変できる。つまり、M=Nの場合には
第4図のスイツチング素子S1が常時オンで、他は
常時オフとなり、出力EoはEo=Eとなる。ま
た、主設定値MがM≦N−1の場合には常にスイ
ツチング素子S2がオンになる時間T2があるた
め、分解能は1/N×1/Lである。
Eo=M+α/100×E...(3) Therefore, if the resolution 1/L of the variable resistor VR is set to 1/100, which does not require precision, then the variable range of the division ratio α is 1/100≦ α≦1, and as a result, the output Eo is Eo=□□. □□/100×E ……(4) Thus, it is possible to obtain an output Eo with a resolution of 4 digits. In this case, the variable resistor VR
Since the division ratio α is weighted to 1/100, precision is not required. To generalize the above, in a design with maximum resolution, if N clock pulses Cp are counted as one period, and the divided output αE of the variable resistor VR is assigned to one clock pulse Cp. The resolution, that is, the minimum variable step of the output Eo is 1/N×1/L because it depends on how much αE can be taken within one cycle, with αE as the minimum variable step. In this case, the main setting value M (value for varying the time T1 ) can be varied from 0 to N. That is, when M=N, the switching element S1 in FIG. 4 is always on, the others are always off, and the output Eo becomes Eo=E. Further, when the main setting value M is M≦N-1, there is always a time T 2 in which the switching element S 2 is turned on, so the resolution is 1/N×1/L.

なお、以上述べたこと時間T2をクロツクパル
スCpの1個分として設定した場合であるが、T1
+T2≦Tの範囲で種々の時間T2を設定できるこ
とはもちろんである。
Note that the above is a case where the time T 2 is set as one clock pulse Cp, but T 1
Of course, various time T 2 can be set within the range +T 2 ≦T.

また、スイツチング素子S1,S2,S3のオン時間
T1,T2,T3は第5図タイムチヤートに示したよ
うにある一定時間連続している必要性は理論的に
はなく、第6図タイムチヤートに示すように各々
の時間T1,T2,T3が断続していてもよい。
Also, the on time of switching elements S 1 , S 2 , S 3
There is no theoretical need for T 1 , T 2 , and T 3 to be continuous for a certain period of time as shown in the time chart of FIG. 5, but as shown in the time chart of FIG . T 2 and T 3 may be intermittent.

このように本実施例によれば、従来の1/Nの
分解能のパルス幅変調型ポテンシヨメータに分解
能1/Lの可変抵抗器のみを組合せることによつ
て簡単に高分解能1/N・1/Lのパルス幅変調
型ポテンシヨメータを得ることができる。しか
も、スイツチング素子のスイツチング速度を高め
ることなく高分解能が得られるため、積分回路の
時定数を調整することによつて応答速度が速く、
高精度のパルス幅変調型ポテンシヨメータを提供
することができる。
As described above, according to this embodiment, by combining only a variable resistor with a resolution of 1/L with the conventional pulse width modulation potentiometer with a resolution of 1/N, high-resolution 1/N. A 1/L pulse width modulation potentiometer can be obtained. Moreover, since high resolution can be obtained without increasing the switching speed of the switching element, the response speed can be increased by adjusting the time constant of the integrating circuit.
A highly accurate pulse width modulation type potentiometer can be provided.

第8図および第9図は本考案によるパルス幅変
調型ポテンシヨメータの他の実施例を示す回路図
であり、第8図は第4図に示した回路の入力およ
び出力段にバツフア回A1およびA2を接続したも
のであり、第9図は可変抵抗器VRの分圧出力側
にもバツフア回路A3を接続したものである。こ
のようにすることによつて外部およびスイツチン
グ素子S1,S2に入力する電圧の相互干渉を少なく
することができ、信頼性のあるパルス幅変調型ポ
テンシヨメータを提供することができる。
8 and 9 are circuit diagrams showing other embodiments of the pulse width modulation type potentiometer according to the present invention, and FIG. 8 is a circuit diagram showing a buffer circuit A in the input and output stages of the circuit shown in FIG. 1 and A2 are connected, and in FIG. 9, a buffer circuit A3 is also connected to the divided voltage output side of the variable resistor VR. By doing so, it is possible to reduce mutual interference of voltages inputted to the outside and to the switching elements S 1 and S 2 , and a reliable pulse width modulation type potentiometer can be provided.

なお、前記実施例において、逆転出力を得る場
合には積分回路1を第10図に示すように構成す
ることによつて容易に実現できる。
In the embodiment described above, in order to obtain a reverse output, it can be easily realized by configuring the integrating circuit 1 as shown in FIG.

また、積分回路1はCRを各々1個づつで構成
したが、第11図に示すように複数個で構成して
もよいことはもちろんである。
Furthermore, although the integrating circuit 1 is constructed with one CR each, it goes without saying that it may be constructed with a plurality of CRs as shown in FIG.

以上説明したように本考案によれば、従来の
1/Nの分解能のパルス幅変調型ポテンシヨメー
タに分解能1/Lの可変抵抗器のみを組合せるこ
とによつて簡単に高分解能1/N・1/Lのパル
ス幅変調型ポテンシヨメータを得ることができ
る。しかも、本考案の場合にはスイツチング素子
のスイツチング速度を高めることなく高分解能を
実現することができるため、高速応答と高分解能
の実現を両立さることができ、積分回路の時定数
を調整することによつて応答速度が充分速く、高
精度のパルス幅変調型ポテンシヨメータを得るこ
とができ実用的に極めて有効な効果を有する。
As explained above, according to the present invention, by combining only a variable resistor with a resolution of 1/L with a conventional pulse width modulation potentiometer with a resolution of 1/N, it is possible to easily achieve high resolution of 1/N. - A 1/L pulse width modulation potentiometer can be obtained. Moreover, in the case of the present invention, high resolution can be achieved without increasing the switching speed of the switching element, so it is possible to achieve both high-speed response and high resolution, and it is possible to adjust the time constant of the integrating circuit. As a result, it is possible to obtain a pulse width modulation type potentiometer with a sufficiently fast response speed and high precision, which is extremely effective in practice.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はパルス幅変調型ポテンシヨメータの原
理を説明するための回路図、第2図は第1図を一
般化した回路図、第3図は第2図のパルス幅変調
型ポテンシヨメータを説明するためのタイムチヤ
ート、第4図は本考案によるパルス幅変調型ポテ
ンシヨメータの一実施例を示す回路図、第5図お
よび第6図は第4図のパルス幅変調型ポテンシヨ
メータの動作を説明するためのタイムチヤート、
第7図はスイツチング素子のスイツチング制御を
行なうスイツチング制御回路の一例を示す回路
図、第8図および第9図は本考案によるパルス幅
変調型ポテンシヨメータの他の実施例を示す回路
図、第10図および第11図は本考案に用いる積
分回路の他の例を示す回路図である。 1……積分回路、2,S1〜So……スイツチン
グ素子、3,3′……出力端子、4……発振器、
5……カウンタ、6……デコーダ、7……選択ス
イツチ、A1,A2,A3……バツフア回路。
Figure 1 is a circuit diagram for explaining the principle of a pulse width modulation type potentiometer, Figure 2 is a generalized circuit diagram of Figure 1, and Figure 3 is a circuit diagram of the pulse width modulation type potentiometer shown in Figure 2. FIG. 4 is a circuit diagram showing an embodiment of the pulse width modulation type potentiometer according to the present invention, and FIGS. 5 and 6 show the pulse width modulation type potentiometer of FIG. 4. Time chart to explain the operation of
FIG. 7 is a circuit diagram showing an example of a switching control circuit that performs switching control of a switching element, and FIGS. 8 and 9 are circuit diagrams showing other embodiments of the pulse width modulation type potentiometer according to the present invention. 10 and 11 are circuit diagrams showing other examples of the integrating circuit used in the present invention. 1...Integrator circuit, 2, S 1 to S o ... Switching element, 3, 3'... Output terminal, 4... Oscillator,
5...Counter, 6...Decoder, 7...Selection switch, A1 , A2 , A3 ...Buffer circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 一周期Tの一部の時間T1は入力電圧に、重複
しない他の一部の時間T2は前記入力電圧を分圧
した定電圧に、一周期Tの残余の時間T3(T3
T−T1−T2)は前記入力電圧の基準電位に夫々接
続する動作を繰返すスイツチ手段と、該スイツチ
手段の共通出力点に接続された積分回路とを有
し、前記時間T1,T2およびT3の設定はデイジタ
ル的に、分圧比はアナログ的に調整し、前記積分
回路の出力端から出力電圧を得るようにしたパル
ス幅変調型ポテンシヨメータ。
A part of time T 1 of one period T is applied to the input voltage, another part of time T 2 that does not overlap is applied to a constant voltage obtained by dividing the input voltage, and the remaining time T 3 of one period T (T 3 =
T-T 1 -T 2 ) has switch means for repeating the operation of respectively connecting the input voltages to the reference potential, and an integrating circuit connected to a common output point of the switch means, and 2 and T3 settings are adjusted digitally, the voltage division ratio is adjusted analogously, and the output voltage is obtained from the output terminal of the integration circuit using a pulse width modulation type potentiometer.
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JPS54125555U JPS54125555U (en) 1979-09-01
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