JPS61134125U - - Google Patents
Info
- Publication number
- JPS61134125U JPS61134125U JP1733385U JP1733385U JPS61134125U JP S61134125 U JPS61134125 U JP S61134125U JP 1733385 U JP1733385 U JP 1733385U JP 1733385 U JP1733385 U JP 1733385U JP S61134125 U JPS61134125 U JP S61134125U
- Authority
- JP
- Japan
- Prior art keywords
- input
- delay circuit
- signal
- output
- adder
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Networks Using Active Elements (AREA)
Description
第1図はこの考案の一実施例によるエコー回路
を示す図、第2図は第1図におけるフイードバツ
ク特性を示す図、第3図は従来のエコー回路を示
す図、第4図は第3図におけるインパルス入力に
対するエコー効果を示す図である。 1…入力端子、2…出力端子、3…加算器、4
…遅延回路、5…VCA、6…検波器。
を示す図、第2図は第1図におけるフイードバツ
ク特性を示す図、第3図は従来のエコー回路を示
す図、第4図は第3図におけるインパルス入力に
対するエコー効果を示す図である。 1…入力端子、2…出力端子、3…加算器、4
…遅延回路、5…VCA、6…検波器。
Claims (1)
- 入力端子よりの入力信号とフイードバツク回路
よりの信号とを入力とする加算器と、この加算器
の出力が入力される遅延回路と、この遅延回路の
出力が入力され、出力が前記フイードバツク信号
としての加算器に入力するVCAと、上記入力端
子よりの入力信号が入力され、出力は上記VCA
の制御信号として作用する検波器とを備えた遅延
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1733385U JPS61134125U (ja) | 1985-02-08 | 1985-02-08 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1733385U JPS61134125U (ja) | 1985-02-08 | 1985-02-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61134125U true JPS61134125U (ja) | 1986-08-21 |
Family
ID=30504938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1733385U Pending JPS61134125U (ja) | 1985-02-08 | 1985-02-08 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61134125U (ja) |
-
1985
- 1985-02-08 JP JP1733385U patent/JPS61134125U/ja active Pending