JPS6112145A - スクランブル方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１時分割信号伝送におけるスクランブル方式に
関するものである。

時分割信号の伝送を行う場合、信号スさクトルの平坦化
、ジッタの減少、クロック成分の消失防止等の改善の目
的で周期的なランダムパターン発生器を用いた信号のス
クランブルが行なわれている。

〔従来の技術〕

従来、この種のスクランブル方式には、自己同期形及び
リセット形と呼ばれる２種類の形式が知られている。自
己同期形では、スクランブラとデスクランブラの間で同
期をとる操作をなんら行わなくても原符分列が復元され
るが、伝送中に生じた誤りを復調時に拡大してしまう欠
点があった。

他方リセット形では、受信側（デスクランブラ）で、受
信された。すなわちスクランブルされた信号を原符分列
に復調する為には、受信側のランダム・ぐターン発生器
（例えば２Ｍ系列発生器）を送慣例（スクランブラ）の
ランダムパターン発生器と同期させて動作させる必要が
ある。

第３図には、従来のリセット形スクランブル方式の構成
がブロック図によｐ示されている。本方式は、８ビツト
で１フレーム構成ｔ、、フレームパターンは１ビツトで
常時論理レベル”　Ｉ　”とし。

送受信の両方のランダム・ぐターン発生器をフレーム周
期でリセットすることにより同期化している例を示す。

第３図において、　１０　、１０’はランダムパターン
発生器、２０．２０’はフレームカウンタ、３０゜３０
′はパリティチェック回路、　４０　、４０’は排他的
論理和ケゞ−ト、５０はセレクタマルチゾレクザ。

６０は発振器、７Ｑはフリツプフロツプ、８０はフレー
ム同期回路、９０は排他的論理和ケゞ−１・を示す。第
４図は第３図の動作波形例を示す。次に。

第３図及び第４図を参照して、従来のリセット形スクラ
ンブル方式の動作について説明する。

送信側（スクランブラ）において、送信側ランダム・ぐ
ターン発生器１０は、送信側フレームカウンタ２０の出
力２０ａによシフレーム周期でリセットされている。

一方、受信側（デスクランブラ）では、フレーム同期回
路８０でフレーム同期をとった後、受信側フレームカウ
ンタ２０′の出力２０′ａにょシ受信側ランダム／４’
ターン発生器１０’をリセットすることによシ、受慣例
うンダムパターン発生器１０’の出力１０′ａには送信
側ランダムパターン発生器１゜の出力１０ａと全く同期
したノ？ターン出力が得られる。従って、受信側排他的
論理和ケゝ−ト４０′の出力４０′ａには、送信側排他
的論理ゲート４ｏの一方の入力端子に入力する原符分列
４０ｉと同じ信号が表われる。

なお、フレーム同期回路８０を構成するアンドケゝ−ト
８１及びインパータケ”　−ト８２はフレームパターン
検出のためのケゞ−ト、インヒビットグート８３はクロ
ック禁止ケ８−トである。また、ノぐリティチェ、り回
路３０′、フリ、プフロッゾ７０及び排他的論理和ケ゛
−）９０では、受信側で計数した・クリティ３０’ａと
送られて来たパリティビット（送信側パリティチェック
回路３０で計数したパリティ３０ａに対応する）７０ａ
とを比較し、伝送路で発生した誤シをチェックしている
。

〔発明が解決しようとする問題点〕

第３図に示す従来方式においては、送受のランダムパル
ス発生器１０及び１０′は、フレーム周期でリセットさ
れているので、その出カバターン１０ａ及び１０’ａは
フレーム周期となってしまう。

ン９尺ＩＪｂ仏Ｚ付ぢ夕ＩＪ　（セレクタマルナＩＶク
ブｂＵ−の出力５０ａ）とが区別出来なくなり、フレー
ム同期が誤同期を起こしてしまったシ、パリティチェッ
クによっても誤りが検出されない場合もあるという欠点
があった。

それを防止する為に、フレームパターンのビ。

計数を増加すると、送信データに対して付加ビットが上
昇してしまう。又、スクランブラノぐターンの選択、リ
セット周期を変更等、゛ランダムパターン発生器に対し
各種の制約が課せられるという欠点があった。

〔問題点を解決するための手段〕

本発明によるスクランブル方式は、送信側（スクランブ
ラ）では、伝送しようとする原符分列に対してフレーム
単位で送信側・やりティチェック回路によりパリティチ
ェックをとると共に、前記原符分列と任意の周期の送信
側ランダム・ぐターン発生器出力との排他的論理和をと
ってスクランブルされた信号に、更にフレームカウター
ン及びノやリティビットを挿入した信号を伝送符号列と
して送信し、受信側（デスクランブラ）では、フレーム
同期回路で前記フレームパターンよシフレーム周期をと
った後に、前記スクランブルされた信号と前記送信側ラ
ンダムパターン発生器と同一の構成を有する受信側ラン
ダムノｅターン発生器出力との排他的論理和をとってデ
スクランブルされた信号を受信側・やりティチェック回
路で計数したパリティチェック結果と送られて来た前記
パリティビットとを照合し、予め決められた割合以上の
一致が得られるまで前記受信側ランダム・ぐターン発生
器をシフトし、該受信側ランダムノｅターン発生器を前
記送信側ランダムパターン発生器と同期させる構成とし
、ランダムｉｊターン発生器の送受の同期化をパリティ
チェック回路を用いて行うことにょシ。

ランダムｉｅターン発生器には何ら制限条件のないこと
を特徴としている。

〔実施例〕

以下１本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明によるスクランブル方式の一実施例の構
成を示した図で、（ト）は送信側（スクランブラ）の構
成を、（Ｂ）は受信側（デスクランブラ）の構成を示し
、フレーム構成は第３図の従来方式と同一で、第３図の
ものと同等の機能を有するものには同一符号を付しであ
る。

第１図（５）を参照すると２本発明に係るスクランブル
は、データ（原符号列）入力端子１．入力データ用クロ
ック出力端子２．送信（伝送符号列）出力端子３．送信
クロック出力端子４及び発振器６０を含む。

１０は送信側ランダムｉＲターン発生器であシ。

その出力１０ａと入力データ（原符号列）４０ｉは、排
他的論理和ケゝ−ト４０で排他的論理和かとられ、入力
データ４０ｉのスクランブルが行なわれている。

３０は送信側パリティチェック回路であシ、インヒビッ
トグー）３１．インバータゲート３２゜排他的論理和ダ
ー１−３’３及びフリップフロップ３４．３５から構成
されておシ、入カデータ４０ｉのパリティをチェックす
る。送信側ｉ９　ＩＪティチェック回路３０で、送信側
フレームカウンタ２ｏがらのフレーム周期の・ぐルス２
０ｂによシ判定されたチェ、り結果３０ａは、セレクタ
マルチプレクザ５０を構成するセレクタ５１及び５２に
よシ。

フレーム構成上の決められた位置に送信側パリティビッ
トとして挿入されている。セレクタ５１及び５２は、Ｓ
入力がロウレベルの時はＡ入力が。

ハイレベルの時はＳ入力が選択される。

送信側フレームカウンタ２０は、８分周のカウンタ２１
．デコーダ２２及びオアゲート２３を含み、カウンタ２
１の出力２０ｃはその３ケタ目Ｑ２の出力、デコーダ２
２の出力２０ａはフレームノｅターン挿入タイミング、
デコーダ２２の出力２０ｂは上記ｉＺ　ｌ）ティ挿入タ
イミング及びオアケ”−）２３の出力２０ｄは入力デー
タ４０ｉ以外のパルスを送出するタイミングパルスであ
る。

ｚ９　ＩＪティチェック回路３０のインヒビットダート
３１は、オアゲート２３の出力２０ｄと発振器６０から
のクロックパルス６０ａを入力して入力データ４０ｉに
対応するクロックｉＲルス３０ｂ’ｉ出力する。パリテ
ィチェック回路３０はクロックパルス６０ａによシ動作
しているので入力データ４０ｉのパリティが計数される
。

第２図（Ａ）には第１図（ト）の各部の波形例が示され
ている。以上のような動作により、第１図（ト）の送信
出力端子３には、入力データ４０ｉがランダムノｆター
ン発生器１０によシスクランプルされ、そのスクランブ
ルされた信号にフレームパターンＦ（論理レベル゛’　
１　”　）及びノｅ　ＩＪティビットＰｏ　。

Ｐｌ　、・・・が挿入された伝送符号列５０ａが出力さ
れる。なお、従来のスクランブラ（第３図）の送信側ラ
ンダムパターン発生器１０はフレーム周期でリセットさ
れ、その発生するランダムパターンの周期はフレーム周
期であるのに対し９本スクランブラ（第１図（Ａ））の
送信側ランダムパターン発生器１０はフレーム周期でリ
セットされることなくそれ自身の周期でランダムパター
ンを発生していることに注意されたい。

第１図（Ｂ）を参照すると２本発明に係るデスクランブ
ラは、受信信号（伝送符号列）入力端子５゜受信クロッ
ク入力端子６．データ（復元された原符号列）出力端子
７及び出力データ用クロ、り出力端子８を含む。

１０′は受信側ランダムパｉ−ン発生器で、送信側ラン
ダムパターン発生器１０と同一の構成を有し、その出力
１０′ａと受信信号５０′ａは、排他的論理和ダート４
０′で排他的論理和がとられ、受信信号５０′ａのデス
クランブルが行なわれている。

なお、受信側ランダムパターン発生器１０′のクロック
端子に入力するクロ、クパルスは、後述するランダムパ
ターン発生器同期化回路１００によって制御されている
。

２０′は受信側フレームカウンタであり、８分周カウン
タ２１′、デコーダ２２′及びオアケゝ−ト２３′を含
み、デコーダ２２′の出力２０′ａはフレームパターン
タイミング、出力２０′ｂは・やりティチェックタイミ
ング及び出力２０’ｃは・ぐリティ誤り検出タイミング
であり、オアゲート２３′の出力２０′ｄは受信信号５
０′ａのうちデータ信号以外（フレーＬ−ｒＲターン及
ヒハリティビット）のパルスヲ送出するタイミングパル
スである。　　　　　　　。

３０′は受信側ノｅリティチェック回路であり、インヒ
ビットケ”−）３１’、インバータ３２′、　排他的論
理和ゲート３３′及びフリッゾフロッブ３４＜３５’か
ら構成されており、排他的論理和ケ”−ト４０’で受信
信号５０′ａのデスクランブルが行なわれた信号４０′
ａのうちタイミングパルス２０’ｄにより。

データ信号のみのパリティを計数している。一方。

フリッゾフロッ７′″７０は受信信号５０′ａ中のパリ
ティビットヲ抜き出しており、従って、受信側パリティ
チェック回路３０′の出力３０′ａとフリップフロップ
７０の出カフ０ａとの排他的論理和をとる排他的論理和
ケ８〜ト９０の出力９０ａには、受信側で計数した・ク
リティと送信側から送られてきたパリティビットとの照
合結果（一致しない場合。

論理レベル”’　１　”　）が出力される。

８０はフレーム同期回路でアリ、フレームパターンタイ
ミング２０′ａと受信信号５０′ａがインパータケゝ−
ト８２で否定をとられた信号と後記フリツノフロップ８
７の出力８７ａとの論理積をとってシフ　）　ノＲルス
８１ａｉ出力するアンドゲート８１゜シフトパルス８１
ａが遅延回路８８で遅延された信号で受信クロック入力
端、子６からのクロックパルス６０′ａを制御するイン
ヒビットケゞ−ト８３゜受信信号５０′ａとフレームパ
ターンタイミング２０′ａとの論理積をとるフレーム・
ぐターン検出用アンドヶゝ−ト８４．アンドケゞ−ト８
４の出力をＵＰ／ＤＷＮ入力端子で入力し、フレームパ
ターンタイミング２０’ａが遅延回路８９で遅延された
信号をＣＬＫ端子で入力し、＋ＣＲＹ出力端子及び−Ｃ
ＲＹ出力端子よりキャリーを出力するフレーム同期保護
用競合カウンタ８５．各キャリー又はシフトパルス８１
ａが出力された時に競合カウンタ８５を中央値にセット
する為のオアケ゛　）８６　、及び競合カウンタ８５の
−ＣＲＹ出力端子からのキャリーによりリセットされた
ときに前記アンドケ゛−１−８１へ論理レベル゛°１″
すなわちフレーム同期外れ信号８７ａを出力するフリッ
プフロップ８７を含んでいる。

ここで、競合カウンタ８５は、　ＵＰ／ＤＷＮ入力端子
に入力する信号が論理レベル＋１１７１すなわちフレー
ム／？ターン検出時にはカウントアツプし、論理レベル
゛’　ｏ　”　ｔ’なワチフレームノクターン不一致時
にはカウントダウンし、予め決められたカウントアツプ
数に達した時に十ＣＲＹ出力端子よりキャリーを出力し
、予め決められたカウントダウン数に達した時に−ＣＲ
Ｔ出力端子よシキャリーを出力する。また、遅延回路８
８及び８９は各ノＲルスの位相を最適な位相とする。

従って、競合カウンタ８５の−ＣＲＹ出力端子からのキ
ャリー出力によシフリッゾフロッゾ８７はリセットされ
て、アンドケ゛−１−８１’ｔオンさせ。

フレームパターンタイミング２０′ａが出力された時、
受信信号５０′ａがフレーム・やターン（常に論理レベ
ル゛’　１　”　）と不一致の場合にアンドゲート８１
よりシフトパルス８１ａが出力され、インヒビットダー
ト８３でクロックパルス６０’ａを禁止し、カウンタ２
１′は１ビ７トシフトする。このように、フレーム同期
回路８０により、受信信号５０′ａに対してフレーム同
期がとられる。

１００は本発明により新しく付加さ゛れたランダムパタ
ーン発生器同期化回路であシ、パリティ誤シ検出タイミ
ング２０′ｃが遅延回路１０７で遅延された信号とパリ
ティ照合−果９０ａと後記フリソノフロップ１０６の出
力１０６ａとの論理積をとってシフトパルス１０１ａを
出力するアンドグー　ト１０１　、＋シフトパルス１０
１ａで受信クロック入力端子６からのクロックパルス６
０′ａを制御するインヒビットグート１０２．パリティ
照合結果９０　ａ　ｆ　ＵＰ／ＤＷＮ入力端子で入力し
、ハリティ誤シ検出タイミング２０′ＣをＣＬＫ端子で
入力し。

＋ＣＲＹ出力端子及び−ＣＲＹ出力端子よシキャリーを
出力する競合カウンタ１０３．フレーム同期外れ信号８
７ａと競合カウンタ１０３の＋ＣＲＹ出力端子からのキ
ャリーとの論理和をとるオアゲート１０４、競合カウン
タ１０３の各キャリー、フレーム同期外れ信号８７ａ又
はシフ）　ｉＲルス１０１ａが出力された時に競合カウ
ンタ１０３を中央値にセットする為のオアグー）１０５
．及びオアゲート１０４の出力すなわちフレーム同期外
れ信号８７ａ又は競合カウンタ１０３の＋ＣＲＹ出力端
子からのキャリーによシセットされたときに前記アンド
ダート１０１へ論理レベル°°１″すなわちランダム・
ぐルス発生器同期外れ信号１０６ａを出力するフリップ
フロラ７′″１０６を含んでいる。

ここで、競合カウンタ１０３は、上記競合カウンタ８５
と合く同様な構成であって、　ＵＰ／ＤＷＮ入力端子に
入力する信号が論理レベル゛°１″すなわち・ぐリティ
誤シの時にはカウントアツプし、論理レベル゛０＃すな
わちパリティ一致時の時にはカウントダウンし、予め決
められたカウントアツプ数に達した時に＋ＣＲＹ出力端
子よシキャリーを出力し、予め決められたカウントダウ
ン数に達した時に一〇ＲＹ出力端子よシキャリーを出力
する。また、遅延回路１０７はパルスの位相を最適な位
相とする。

従って、競合カウンタ１０３のカウントアツプ値が予め
決められたカウントアツプ数に達すると。

＋ＣＲＹ出力端子よシキャリーが出力し、フリップフロ
ップ１０６をセットし、アンドゲート１０１をオンさせ
、・クリティ誤シ（パリティ照合結果９０ａが論理レベ
ル°’　１　”　）が出る毎にシフトパルス１０１ａが
出力され、インヒビットグート１０２によシ、ランダム
パターン発生器１０′へのクロックパルス６０′ａの供
給を禁止１ている。従って、送信側ランダムパターン発
生器１０（第１図（８））と受信側ランダムパターン発
生器１０′の同期がとれない間はパリティ誤シが発生す
るので。

パリティ誤シがなくなるまで受信側ランダムパターン発
生器１０′がシフトを続け、その結果、送受のランダム
パターン発生器１０　、１０’の同期をとることが出来
る。

又、オアゲート１０４によシワフレーム同期外れ信号８
７ａが出力されたときにもフリップフロラｆ１０６はセ
ットされるので、フレーム同期が外れる毎に必ず受信側
ランダムパターン発生器１０’を同期化させるよう動作
する。

なお、１１０は受信データリタイミング用フリッノフロ
ッゾである。

第２図（Ｂ）には第１図（Ｂ）の各部の波形例が示され
れいる。

但し、第２図（Ｂ）において、αの部分の波形はフレー
ム同期がとれていて、かつ送受のランダムパターン発生
器１０　、１０’の同期もとれているときの正常に動作
している場合の波形であり、βの部分の波形はフレーム
同期はとれているが、送受のランダムパターン発生器１
０　、１０’の同期がとれていす、・クリティ誤９が発
生している（３０’ａと７０ａが異なる）ときの、ラン
ダムパターン発生器同期化回路１００の波形例を示して
いる。

以上のように、フレーム同期回路８０によシ受信側フレ
ームカウンタ２０′を同期化し、受信側・やりティチェ
ック回路３０′による受信側パリティチェックとフリッ
プフロップ７０で抜きとられた送信側・ヤリティビット
との照合回路（排他的論理和ダート９０）出力を入力す
るランダム・ぐターン発生器同期化回路１００により、
受信側ランダムパターン発生器１０′を送信側ランダム
パターン発生器１０に同期化させている。

以上のような構成により、送信側でフレーム周期とは非
同期のランダム・ぐターン発生器１ｏの出力によシ原符
号列４０ｉがスクランブルされた信号を、受信側でデス
クランブルして原符号外１１０ａを復調することが可能
である。

〔発明の効果〕

以上の説明で明らかなように９本゛発明によると。

スクランブル用のランダムパターン発生器の出力をフレ
ーム周期とは非同期とすることが可能なので、ランダム
パターンに関する制約条件が無く。

原符号外（人力データ）が固定的になった場合のフレー
ム周期のデータ発生による擬似同期を防止することが出
来る。又、受信側ランダムパターン発生器の同期化に２
通常の伝送方式でほとんど用いられている伝送路誤シ検
出用の・やりティビットを利用しているので、受信側ラ
ンダム・々ターン発生器の同期化の為の情報伝送を新た
に必要としない。更に、従来の自己同期形のような伝送
中の誤りが受信側での復調時に拡大されることもない。

【図面の簡単な説明】

第１図は本発明によるスクランブル方式の一実施例の構
成を示した図で、（Ａ）は送信側（スクランブラ）の構
成を、（Ｂ）は受信側（デスクランブラ）の構成を示し
、第２図（Ａ）は第１図（Ａ）の各部の動作波形の一例
を示した図、第２図（Ｂ）は第１図（Ｂ）の各部の動作
波形の一例を示した図、第３図は従来のスクランブル方
式の構成を示したブロック図、第４図は第３図の各部の
動作波形の一例を示した図である。 １０　、１０’・・・ランダムパターン発生器、２０゜
２０′・・・フレームカウンタ、　３０　、３０’・・
・パリティチェック回路、　４０　、４０’・・・排他
的論理和ゲート。 ５０・・・セレクタマルチゾレクサ、６０・・・発振器
。

Claims (1)

【特許請求の範囲】
1. １、送信側のスクランブラでは、伝送しようとする原符
   号列とランダムパターン符号との排他的論理和をとるこ
   とによって伝送符号列をランダム化しフレームを構成し
   て送信し、受信側のデスクランブラでは、フレーム同期
   をとった後に受信した前記伝送符号列に同様の処理を施
   すことによって逆変換するスクランブル方式において、
   前記スクランブラでは、前記原符号列に対してフレーム
   単位でパリティチェック回路によりパリティチェックを
   とると共に、前記原符号列と任意の周期のランダムパタ
   ーン発生器出力との排他的論理和をとった信号に、更に
   フレームパターン及びパリティビットを挿入した信号を
   、前記伝送符号列として送信し、前記デスクランブラで
   は、前記フレームパターンよりフレーム周期をとった後
   に、受信側パリティチェック回路で計数したパリティチ
   ェック結果と送られて来た前記パリティビットとを照合
   し予め決められた割合以上の一致が得られるまで受信側
   のランダムパターン発生器をシフトし、該受信側のラン
   ダムパターン発生器を前記送信側のランダムパターン発
   生器と同期させることを特徴とするスクランブル方式。