JPS61107545U - - Google Patents

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JPS61107545U
JPS61107545U JP19143284U JP19143284U JPS61107545U JP S61107545 U JPS61107545 U JP S61107545U JP 19143284 U JP19143284 U JP 19143284U JP 19143284 U JP19143284 U JP 19143284U JP S61107545 U JPS61107545 U JP S61107545U
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JP
Japan
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shift register
output
circuit
latch circuit
bit
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JP19143284U
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Description

【図面の簡単な説明】
第1図は本考案の履歴制御回路を内蔵したサー
マルヘツドの一実施例を示す回路図、第2図はそ
の動作を示すタイムチヤートである。第3図は従
来のサーマルヘツド回路、第4図はその動作を示
すタイムチヤートである。 1;シフトレジスタ、2;ラツチ回路、3;ゲ
ート回路、4;発熱素子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 直列印字データを並列データに変換するシフト
    レジスタと、該シフトレジスタの出力を保持する
    ラツチ回路と、前記シフトレジスタの出力とラツ
    チ回路の出力のビツト毎の論理積を与えるゲート
    回路と、該ゲート回路の出力により駆動される発
    熱素子とを有し、前記ラツチ回路は発熱素子の駆
    動の途中でリセツトされることを特徴とする、履
    歴制御回路内蔵形サーマルヘツド。
JP19143284U 1984-12-19 1984-12-19 Pending JPS61107545U (ja)

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JP19143284U JPS61107545U (ja) 1984-12-19 1984-12-19

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JP19143284U JPS61107545U (ja) 1984-12-19 1984-12-19

Publications (1)

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JPS61107545U true JPS61107545U (ja) 1986-07-08

Family

ID=30748871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19143284U Pending JPS61107545U (ja) 1984-12-19 1984-12-19

Country Status (1)

Country Link
JP (1) JPS61107545U (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6322669A (ja) * 1986-07-16 1988-01-30 Alps Electric Co Ltd サ−マルプリンタ
JPH0224947U (ja) * 1988-08-03 1990-02-19

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6322669A (ja) * 1986-07-16 1988-01-30 Alps Electric Co Ltd サ−マルプリンタ
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