JPS61103744U - - Google Patents
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- Publication number
- JPS61103744U JPS61103744U JP18744684U JP18744684U JPS61103744U JP S61103744 U JPS61103744 U JP S61103744U JP 18744684 U JP18744684 U JP 18744684U JP 18744684 U JP18744684 U JP 18744684U JP S61103744 U JPS61103744 U JP S61103744U
- Authority
- JP
- Japan
- Prior art keywords
- digital counter
- error detection
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- error
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- Prior art date
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
Description
第１図は本考案を実施したデイジタルカウンタ
回路を示すブロツク図、第２図はこの回路の動作
を示す動作説明図である。 ２１……データ線、２２……エラー監視線、４
……デイジタルカウンタ、７……カウントデータ
、１３……エラー検出データ、１４……最上位ビ
ツト。
回路を示すブロツク図、第２図はこの回路の動作
を示す動作説明図である。 ２１……データ線、２２……エラー監視線、４
……デイジタルカウンタ、７……カウントデータ
、１３……エラー検出データ、１４……最上位ビ
ツト。
Claims (1)
- 【実用新案登録請求の範囲】 １ デイジタルカウンタの入力側の最上位ビツト
にエラー検出データをロードするデータ線を接続
し、出力側の最上位ビツトに前記エラー検出デー
タおよびデイジタルカウンタのカウントオーバー
フローエラーを監視するエラー監視線を接続した
ことを特徴とするデイジタルカウンタ回路。 ２ エラー検出データがデイジタルカウンタにロ
ードすべきアドレスデータのエラー検出データで
あることを特徴とする実用新案登録請求の範囲第
１項記載のデイジタルカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18744684U JPS61103744U (ja) | 1984-12-12 | 1984-12-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18744684U JPS61103744U (ja) | 1984-12-12 | 1984-12-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61103744U true JPS61103744U (ja) | 1986-07-02 |
Family
ID=30744909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18744684U Pending JPS61103744U (ja) | 1984-12-12 | 1984-12-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103744U (ja) |
-
1984
- 1984-12-12 JP JP18744684U patent/JPS61103744U/ja active Pending
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