JPS608764A - Test facilitating logic circuit - Google Patents

Test facilitating logic circuit

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Publication number
JPS608764A
JPS608764A JP58115964A JP11596483A JPS608764A JP S608764 A JPS608764 A JP S608764A JP 58115964 A JP58115964 A JP 58115964A JP 11596483 A JP11596483 A JP 11596483A JP S608764 A JPS608764 A JP S608764A
Authority
JP
Japan
Prior art keywords
test
scan
inputs
mode
clock
Prior art date
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Pending
Application number
JP58115964A
Other languages
Japanese (ja)
Inventor
Masahiko Kawamura
河村　匡彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58115964A priority Critical patent/JPS608764A/en
Publication of JPS608764A publication Critical patent/JPS608764A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE:To test surely a system clock system with one pattern by controlling the data input to ''0'' or ''1'' from the external in a logic circuit where many state storage circuits are constituted into a shift register chain and scan in/out of test data is possible. CONSTITUTION:If a control signal CNTL is set to ''1'' in the test mode, inputs D' of all F/Fs are ''0''. In the normal mode, signals equivalent to inputs D are inputted to inputs D' because the signal CNTL is set to ''0''. In the test mode, all F/Fs are operated as a shift register, and a test clock TC is inputted to write ''1'' from a scan input terminal SI, and all outputs Q are set to ''1''. In this state, inputs D' of all F/Fs are ''0'', and outputs Q of them are ''1''. Then, the mode is switched to the normal mode (the signal CNTL is set to ''1'' still), and a system clock C is inputted to push inputs D' to outpus Q. At this time, if the clock C is supplied normally to each F/F and the F/F itself is operated normally, ''1''s written by scan in are changed to ''0''s. Next, the mode is switched to the test mode again to scan out outputs Q of all F/Fs, and it is checked whether they are all ''0'' or not.

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明はスキャンバス技法を利用したテスト容易化回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a testability circuit using a scan canvas technique.

〔従来技術とその問題点〕[Prior art and its problems]

スキャンイン端子を有し、供給されるシステムクロック
が外部から制御でき、システムクロックとは別にスキャ
ン用クロックを用いるような構造をもつ状態記憶回路（
フリップフロップ・・・Ｆ／Ｆと略す）を用い、該Ｆ／
Ｆをシフトレジスタチェーンとなるように接続したテス
ト容易化回路のテストは従来、次のように３つに分けて
行われる。A state memory circuit that has a scan-in terminal, allows the supplied system clock to be controlled externally, and uses a scan clock separately from the system clock.
Using a flip-flop (abbreviated as F/F), the F/F
Conventionally, testing of a testability circuit in which F is connected to form a shift register chain is performed in three parts as follows.

■各Ｆ／Ｆを疑似的な入出力端子とみなした組合せ回路
部分のテスト。■Testing of the combinational circuit part, considering each F/F as a pseudo input/output terminal.

■テストモードにおけるスキャンパス系のテスト。■Scan path type test in test mode.

■各Ｆ／Ｆに供給されるシステムクロック系のテスト。■Testing the system clock system supplied to each F/F.

このうち、■についてはアルゴリズム法や乱数法などに
より効率のよいテストパターンを得ることができ、■に
ついてはスキャン用クロックを駆動することによりシフ
トレジスタとして動作させれば容易に機能テストが行え
るが、■のシステムクロック系のテストは■でめられた
パターンにより間接的にテストできるのに留まる。Of these, efficient test patterns can be obtained for (2) using algorithm methods, random number methods, etc., and for (2), functional tests can be easily performed by driving a scan clock and operating it as a shift register. The system clock system test described in (2) can only be tested indirectly using the pattern determined in (2).

しかも、■のテストは■、■に関する回路が正常である
前提で行うのであるから、テストの順序としては■、■
が■に先行することが望ましい。Moreover, since the test for ■ is performed on the assumption that the circuits related to ■ and ■ are normal, the order of testing is ■, ■.
It is desirable that ■ precedes ■.

第１図を用いて従来のシステムクロック系のテスト法を
説明する。システムクロックはすべて外部からコントロ
ールできるものとした場合、■で用いる任意のパターン
をすべてのＦ　／　ＦのＱ出力にスキャンインし、組合
せ回路部分に印加する。このとき各Ｆ／ＦにおけるＤ入
力の期待値をめ、これがスキャンインしたＱ出力の値と
異なれば、システムクロック系のテストパターンとして
採用する。つまり、スキャンイン後システムクロックを
与え、Ｄ入力ｋＱ出力へ移し、そのＱ出力金スキャンア
ウトすれはシステムクロックが正常に動作しているかど
うかがチェックできる。そこで通常は、■のパターンの
中からこの基準に従い、全Ｆ／Ｆのシステムクロックを
チェックできるだけのパターンを集め、組合せ部分のテ
ストに先立ちテストを行う。A conventional system clock system test method will be explained using FIG. If all system clocks can be controlled externally, scan in the arbitrary pattern used in (3) to the Q outputs of all F/Fs and apply them to the combinational circuit section. At this time, the expected value of the D input in each F/F is determined, and if this differs from the value of the scanned-in Q output, it is adopted as a test pattern for the system clock system. In other words, by giving the system clock after scan-in, transferring it to the D input kQ output, and scanning out the Q output, it is possible to check whether the system clock is operating normally. Therefore, according to this standard, patterns enough to check the system clocks of all F/Fs are collected from among the patterns (2) and tested prior to testing the combination part.

このようにシステムクロック系のテストは、あくまで■
のパターンを利用した間接的なものであり、■によりす
べてのＦ／Ｆに供給されるシステムクロック系のテスト
を行えるとは限らない。また、アルゴリズム的にＦ／Ｆ
のシステムクロック系のテストパターンをめることも困
難である。In this way, testing the system clock system is just a
This is an indirect method using the pattern 2, and it is not always possible to test the system clock system supplied to all F/Fs using pattern 2. Also, algorithmically F/F
It is also difficult to establish a test pattern for the system clock system.

〔発明の目的〕[Purpose of the invention]

この発明は上述した従来回路の欠点を見服すべく改良し
たもので、小回路を各Ｆ／Ｆに付加することにより、シ
ステムクロック系のテストを２）で述べた■のパターン
とは独立に、かつ非常に少ないステップ数で容易に行え
ることを特徴とするテスト容易回路を提供することを目
的とする。This invention is an improvement to overcome the drawbacks of the conventional circuit described above, and by adding a small circuit to each F/F, the system clock system can be tested independently of the pattern (2) described in 2). It is an object of the present invention to provide an easy-to-test circuit characterized in that the test can be easily performed with a very small number of steps.

〔発明の概要〕[Summary of the invention]

本発明に従うテスト容易化回路は谷Ｆ／Ｆの０人力を外
部からのコントロール信号により、ｏｆだは１にセット
できることを待轍としている。このようｆこした場合、
２）で述べた■、■のテスト法は従来通りであるが、■
のシステムクロック系のテスト法が大幅に改善きれる。The testability circuit according to the present invention is designed to be able to set the 0 manual power of the valley F/F to 1 by means of an external control signal. In this case,
The test methods for ■ and ■ mentioned in 2) are the same as before, but ■
The system clock system testing method can be greatly improved.

テストの手順は次のようである。The test procedure is as follows.

Ｉ）テストモードにして全Ｆ／ＦのＤ入力を０″または
１にコントロールする一方、すべてのＩｉ”　／　Ｆの
Ｑ出力にコントロールされたＤ入力とは逆の値をスキャ
ンインする。I) Set to test mode and control the D inputs of all F/Fs to 0'' or 1, while scanning in the Q outputs of all Ii''/Fs with values opposite to the controlled D inputs.

１１）正常モードにして外部からシステムクロックを入
力し、Ｄ入力をＱに移す。11) Set to normal mode, input system clock from outside, and move D input to Q.

１１１）再びテストモードにして、すべてのＦ／ＦのＱ
出力をスキャンアウトし、その値をコントロールされだ
Ｄ入力と比較する。違いがあれば、該当するＦ／Ｆのシ
ステムクロック系が故障していることを意味する。111) Change to test mode again and check the Q of all F/F.
Scan out the output and compare its value to the controlled D input. If there is a difference, it means that the system clock system of the relevant F/F is malfunctioning.

〔発明６効果〕 ４）で説明したような回路を用いれば、システムクロッ
ク系のテストが１パターンで確実に行えるという著しい
効果がある。[Sixth Effect of the Invention] By using the circuit as described in 4), there is a remarkable effect that the system clock system can be reliably tested with one pattern.

〔発明の実施例〕[Embodiments of the invention]

第２図は本発明に従うテスト容易化回路の実施例で、各
Ｆ／ＦのＤ入力は外部からのコントロール信号によりす
べて０に制御できるようになっている。テストモードで
コントロール信号ＣＮＴ、Ｌを１にすれば、各Ｆ／Ｆの
Ｄ′大入力すべてＯｖこなる。FIG. 2 shows an embodiment of the testability circuit according to the present invention, in which the D inputs of each F/F can all be controlled to 0 by external control signals. When the control signals CNT and L are set to 1 in the test mode, all D' large inputs of each F/F become Ov.

正常モードではＣＮＴ　Ｌけ０とするのでＤ′にはＤと
等価な信号が入る。テストモードで次に、全Ｆ７Ｆ’を
シフトレジスタとして動作させ、テストクロックＴＣを
入力してスキャン入力端子ＳＩより１を書き込み、すべ
てのＱ出力を１にする。In the normal mode, since CNT L is set to 0, a signal equivalent to D is input to D'. Next, in the test mode, all F7F's are operated as shift registers, the test clock TC is input, 1 is written from the scan input terminal SI, and all Q outputs are set to 1.

この状態では、全Ｆ／Ｆ’のＤ′がＯ，Ｑが１となって
いる。そこで、今度は正常モードに切り換え（ＣＮＴＬ
は１のまま）、システムクロックＣを入力してＤ′をＱ
に押し出す。このとき、各Ｆ／ＦにクロックＣが正常に
供給されＦ　／　Ｆ自体も正常動作すれば、スキャンイ
ンにより魯き込まれた１はすべてＯに変わるはずである
。In this state, D' of all F/F' is O and Q is 1. Therefore, it is time to switch to normal mode (CNTL
(remains 1), input the system clock C and change D' to Q.
push it out. At this time, if the clock C is normally supplied to each F/F and the F/F itself operates normally, all the 1s written in by scan-in should change to O's.

次に、再びテストモードにしてすべてのＦ／ＦのＱ出力
をスキャンアウトし、すべてＯであるか全訳べる。１が
あれば、該当するＦ’　／　Ｆのシステムクロック系が
故障していることになる。Next, switch to test mode again and scan out the Q outputs of all F/Fs to see if they are all O's. If it is 1, it means that the system clock system of the corresponding F'/F is out of order.

勿論、４３図のように外部からＤ′大入力１に制御でき
るようになっている場合は、上の例の逆を行えばよいし
、０と１に外部から制御できるＦ／Ｆが混在してもスキ
ャンイン時に逆の値を書き込む限り同様のテストが行え
る。さらに、付加回路は大きくなるが、テストモードで
外部から０と１の双方に制御可能なようにすれば、より
完全なテストが行える。また、Ｄ′大入力制御したのち
、これらをそのままスキャンアウトさせれば、付加した
ｆｌｉ！Ｉ　：’Ｉｊｌ系のテストが行えるのはいう徒
でもない。Of course, if it is possible to externally control D' large input 1 as shown in Figure 43, you can do the opposite of the above example, or if 0 and 1 have F/Fs that can be controlled externally. However, a similar test can be performed as long as the opposite value is written during scan-in. Furthermore, although the additional circuitry becomes large, more complete testing can be achieved by making it possible to control both 0 and 1 from the outside in the test mode. Also, if you scan these out as they are after controlling the D′ large input, the added fli! I: It's no wonder that you can do Ijl-type tests.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のスキャンパス技法ケ用いたテスト容易１
ヒ回路の回路図、第２図及び第３図は本発明に従う回路
図である。 図において、 １・・・Ｆ／Ｆのデータ入力端子Ｄ ２・・ｉｉ’　／　Ｆのスキャン入力端子ＳＩ３・・・
Ｆ／ＦのシステムクロックＣ ４・・・Ｉｉ”　／　Ｆのテストク、ロックＴＣ５・・
・Ｆ／ＦのＱ出力 ６・・Ｆ／Ｆのデータ入力端子 ７・・コントロール信号。Figure 1 shows how easy it is to test using traditional scan path techniques.
FIGS. 2 and 3 are circuit diagrams according to the present invention. In the figure, 1... Data input terminal D of F/F 2... ii' / Scan input terminal SI3...
F/F system clock C4...Ii" / F test clock, lock TC5...
・F/F Q output 6...F/F data input terminal 7...Control signal.

Claims (1)

【特許請求の範囲】[Claims] 多数の状態記憶回路をシフトレジスタチェーンに構成し
て、テストデータのスキャンイン／アウトを可能にした
論理回路において、各状態記憶回路のデータ入力を外部
から０または１に制御できることを特徴とするテスト容
易化論理回路。A test in which a large number of state memory circuits are arranged in a shift register chain to enable scan-in/out of test data, and the data input of each state memory circuit can be externally controlled to 0 or 1. Facilitated logic circuit.
JP58115964A 1983-06-29 1983-06-29 Test facilitating logic circuit Pending JPS608764A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58115964A JPS608764A (en) 1983-06-29 1983-06-29 Test facilitating logic circuit

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JP58115964A JPS608764A (en) 1983-06-29 1983-06-29 Test facilitating logic circuit

Publications (1)

Publication Number Publication Date
JPS608764A true JPS608764A (en) 1985-01-17

Family

ID=14675493

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JP58115964A Pending JPS608764A (en) 1983-06-29 1983-06-29 Test facilitating logic circuit

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JP (1) JPS608764A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025343A (en) * 2014-07-22 2016-02-08 華邦電子股▲ふん▼有限公司 Integrated circuit including fault protection means of clock tree circuit and method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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