JPS6084836A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらにはヒーーズ素子と代替可
能な素子技術に関し１例えは半導体集積回路装置におけ
る状態設定手段を構成するプログラム素子を形成する場
合に利用して有効な技術に関する。[Detailed Description of the Invention] [Technical Field] The present invention relates to semiconductor technology and also element technology that can be substituted for heating elements. Regarding effective techniques.
Ａ／Ｄ、Ｄ／Ａ変換器とこれに供給される基準電圧を発
生する基準電圧発生回路とを有する０ＯＤＥＯ（符号器
−復号器）のような半導体集積回路装置に訃いては、プ
ロセスのバラツキ忙より発生される基準電圧が変動さ４
、これが変換精度に大きな影響を与える。そのため、プ
ロセスの最終段階で基準電圧を所望の値に正確に設定さ
せるための電圧調整回路を設けることが望ましい。この
ような電圧調整回路における状態設定手段として、第１
図に示すように、電源電圧ＶＤＤと■ｓｓとの間に抵抗
Ｒとポリシリコン等からなるヒユーズＦとを直列接続し
、その接続ノードの電位をインバータＩＶの入力とする
ようにしたものを考えた。When it comes to semiconductor integrated circuit devices such as 0ODEO (encoder-decoder), which has A/D and D/A converters and a reference voltage generation circuit that generates a reference voltage to be supplied to the converters, process variations occur. The reference voltage generated due to fluctuations 4
, which has a large impact on conversion accuracy. Therefore, it is desirable to provide a voltage adjustment circuit to accurately set the reference voltage to a desired value at the final stage of the process. As a state setting means in such a voltage regulating circuit, a first
As shown in the figure, consider a system in which a resistor R and a fuse F made of polysilicon or the like are connected in series between the power supply voltage VDD and ■ss, and the potential of the connection node is used as the input to the inverter IV. Ta.
この状態設定手段は、ヒユーズＦＹ切断するとノードｎ
、の電位は電源電圧ＶＤＤレベルにされ、ヒユーズＦが
切断されないとぎはノードｎ、の電位は電源電圧ｖｓｓ
に近いレベルにされる。This state setting means is configured so that when the fuse FY is disconnected, the node n
, the potential of node n is set to the power supply voltage VDD level, and the potential of node n, where fuse F is not cut, is the power supply voltage vss
be brought to a level close to that of
この状態設定手段を複数個用いて電圧調整回路の設定部
を構成し、プローブ検査により測定された基準電圧の誤
差に応じて適当な状態設定手段内のヒユーズの両端に２
０Ｖ程度の電圧をかけて過電流を流して溶断しくやるこ
とにより基準電圧の補正を行なえるようにすることがで
きる。A plurality of these state setting means are used to configure the setting section of the voltage adjustment circuit, and two or more are set at both ends of the fuse in the appropriate state setting means according to the error in the reference voltage measured by the probe test.
The reference voltage can be corrected by applying a voltage of about 0 V and causing an overcurrent to flow to cause fusing.
ところで、現在の半導体製造技術においては、最終的に
基板の表面上にパッシベーション膜が形成される。その
ため、上記のような半導体集積回路において切断形のヒ
エーズＦ−ｅ形成する場合には、ヒユーズが溶断される
際に溶融した成分（ポリシリコン等）が飛散できるよう
にするため、パッシベーション膜に開口部を形成してお
く必要力ある。しかしながら、パッシベーション膜にヒ
ユーズ用の開口部が形成されていると、この開口部から
水分等が侵入して切断されたはずのヒユーズが再導通さ
れたり、開口部周辺の素子や配線が腐食される等の問題
点がある。By the way, in current semiconductor manufacturing technology, a passivation film is finally formed on the surface of the substrate. Therefore, when forming a cut-off fuse F-e in a semiconductor integrated circuit as described above, an opening is created in the passivation film so that the melted components (polysilicon, etc.) can scatter when the fuse is blown. There is a necessary force to form the section. However, if an opening for a fuse is formed in the passivation film, moisture may enter through this opening, causing the fuse that was supposed to be cut to be re-conducted, or corroding the elements and wiring around the opening. There are other problems.
また、上記切断形のヒユーズＦの代わりに、ポリシリコ
ン等からなる高抵抗を設け、これをレーザーアニールに
よって低抵抗化させることによって適当なレベル設定を
行なう方法も考えられる。It is also conceivable to set a suitable level by providing a high resistance made of polysilicon or the like in place of the cut-off type fuse F and lowering the resistance by laser annealing.
このような方法によれば、パッシベーション膜に開口部
を設ける必要がなく耐湿性の点では問題がない。しかし
、レーザーアニールを用いる方法では装置が高価となり
、コストアップにつながるという不都合がある。According to such a method, there is no need to provide an opening in the passivation film, and there is no problem in terms of moisture resistance. However, the method using laser annealing has the disadvantage that the apparatus is expensive, leading to an increase in cost.
この発明の目的は、従来にない新規な効果を奏する半導
体技術を提供することにある。An object of the present invention is to provide a semiconductor technology that provides novel effects not seen before.
この発明の他の目的は、例えば半導体集積回路における
ヒユーズと同等の機能素子の形成技術に適用した場合に
、パッシベーション膜に開ロ部ヲ形成することなくヒユ
ーズと代替可能な素子を形成できるようにし℃、ヒユー
ズのようなプログラム可能な素子を有する半導体装置の
耐湿性を向上させることにある。Another object of the present invention is to make it possible to form an element that can replace a fuse without forming an opening in a passivation film when applied to a technique for forming a functional element equivalent to a fuse in a semiconductor integrated circuit, for example. ℃, and to improve the moisture resistance of semiconductor devices having programmable elements such as fuses.
この発明の他の目的は、プロセスを大幅に変更したりレ
ーザーアニールのような処理を行なう高価な装置を用い
ることなくプログラムを行なうことができるヒユーズと
代替可能な素子を形成できるようにして、耐湿性のすぐ
れた半導体装置を安価に提供できるようにすることにあ
る。Another object of the invention is to provide a moisture resistant device that can be replaced with a fuse that can be programmed without significant process changes or expensive equipment such as laser annealing. The purpose of the present invention is to provide a semiconductor device with excellent performance at a low cost.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、この発明は、例えば半導体集積回路において
、状態設定手段等を構成１−るヒユーズ素子の代わりに
、ゲート電極部に予め電荷を蓄積するか否かによりチャ
ンネルを導通もしくは非導通状態に設定可能なフローテ
ィングゲー）ＭＯＳ（メタル・オキサイド・セミコンダ
クタ）のようなプログラム素子を用いることによって、
パッシベーション膜に開口部を形成する必要がなく、適
当な電圧を印加するだけで状態の設定を行なえるように
して、上記目的を達成するものである。That is, in place of a fuse element constituting a state setting means in, for example, a semiconductor integrated circuit, the present invention can set a channel to a conducting or non-conducting state depending on whether or not charge is accumulated in a gate electrode portion in advance. By using a programming element such as MOS (metal oxide semiconductor),
The above object is achieved by making it possible to set the state simply by applying an appropriate voltage without the need to form an opening in the passivation film.
以下図面を用いてこの発明を具体的に説明する。The present invention will be specifically explained below using the drawings.
第２図は本発明を半導体装置における状態設定手段に適
用した場合の一実施例を示す。FIG. 2 shows an embodiment in which the present invention is applied to state setting means in a semiconductor device.
この実施例では、＋５Ｖのような電源電圧ＶＤＤと一５
Ｖのような電源電圧Ｖ８Ｂとの間に、特に制限されない
がＰチャンネル形のＭＯ８ＦＥＴＱ。In this embodiment, a power supply voltage VDD such as +5V and a
A P-channel type MO8FETQ, which is not particularly limited, is connected to a power supply voltage V8B such as V8B.
とＮチャンネル形の７０一テイングゲートＭＯ８Ｑ、が
直列に接続されている。そして、ＭＯ８ＦＥＴＱ、のゲ
ート端子は回路の接地点に接続さ４常態でオン状態にさ
れる。また、フローティングゲートＭＯ８Ｑｚのコント
ロールゲート端子とドレイン端子には、パッドＰ、とＰ
、が設けられており、ウェーハの段階でこのバッド石、
ｐ！にプローブを当てて適当な電圧を印加させることに
よってフローティングゲートに対し電荷を注入できるよ
うにされている。つまり、フローティングゲートＭＯ８
Ｑ、のコントロールゲート端子とドレイン端子に正のパ
ルス電圧を印〃口して、ソース・ドレイン間にチャンネ
ルを生じさせ電流を流してやると、ドレイン近（の空乏
層の電界によって、加速された電子の衝突電離により生
じた電子がフローティングゲートに引き込まれて保持さ
れる。and an N-channel type gate MO8Q are connected in series. The gate terminal of MO8FETQ is connected to the ground point of the circuit and is normally turned on. In addition, pads P and P are connected to the control gate terminal and drain terminal of the floating gate MO8Qz.
, and this bad stone is provided at the wafer stage,
p! By applying a probe to the floating gate and applying an appropriate voltage, charges can be injected into the floating gate. In other words, floating gate MO8
When a positive pulse voltage is applied to the control gate terminal and drain terminal of Q, a channel is created between the source and drain and a current flows, electrons are accelerated by the electric field of the depletion layer near the drain. Electrons generated by impact ionization are drawn into the floating gate and held there.
コノようにして、電荷（負）の注入がなされたフローテ
ィングゲー）ＭＯ８Ｑｔは、常態においてチャンネルが
形成されオン状態にされるため、ＭＯ８ＦＥＴＱ１との
接続ノードｎ１は、Ｑ、とＱ、のオン抵抗の比によって
決まるようなレベル（ロウレベル）にされる。一方、フ
ローティングゲートＭＯ８Ｑｔに対し電荷の注入がなさ
れなかった場合には、常態においてチャンネルが形成さ
れないためカットオフ状態にされ、状態設定手段（Ｄ
／ −）” ｎ 、は電源電圧ＶＤＤに近いレベル（ハ
イレベル）にされる。In the floating gate MO8Qt to which charge (negative) is injected in this way, a channel is formed in the normal state and it is turned on, so the connection node n1 with MO8FETQ1 is the on-resistance of Q and Q. The level determined by the ratio (low level) is set. On the other hand, when charge is not injected into the floating gate MO8Qt, a channel is not formed in the normal state, so the state is set to the cut-off state, and the state setting means (D
/−)”n is set to a level close to the power supply voltage VDD (high level).
第３図は、上記状態設定手段な０ＵＤＥＯ等の０ＭＯ３
集積回路における基準電圧発生回路用の電圧調整回路に
適用した実施例を示すものである。Figure 3 shows 0MO3 such as 0UDEO, which is the above-mentioned state setting means.
An embodiment is shown in which the present invention is applied to a voltage adjustment circuit for a reference voltage generation circuit in an integrated circuit.
プロセスによってバラツキのある基準電圧■ｒｅｆを発
生する基準電圧発生回路１から供給される基準電圧ｖｒ
ｅｆを、正転増幅器を構成するオペアンプ２の非反転入
力端子に入力させる。そして、第２図に示すような状態
設定手段３を複数個設けて、その設定状態によっ℃、オ
ペアンプ２の出方端子とグランドとの間に設げた抵抗Ｒ
６〜Ｒｍのいずれか一つのノードの電位をＭＯＳスイッ
チＳ、〜Ｓｍによっ又オペアンプ２の反転入力端子に供
給できるように構成する。これによって正転増幅器にお
けるゲインを調整してやって安定した電圧を発生させ、
図示しないＡ／Ｄ変換器もしくはＤ／Ａ変換器に基準電
圧■Ｒ１！Ｆとして供給し℃やるようになっている。A reference voltage vr supplied from a reference voltage generation circuit 1 that generates a reference voltage ■ref that varies depending on the process.
ef is input to the non-inverting input terminal of the operational amplifier 2 constituting the non-inverting amplifier. Then, a plurality of state setting means 3 as shown in FIG.
The configuration is such that the potential of any one of the nodes 6 to Rm can be supplied to the inverting input terminal of the operational amplifier 2 through the MOS switches S and Sm. This adjusts the gain in the forward amplifier and generates a stable voltage.
Reference voltage ■R1 to the A/D converter or D/A converter (not shown)! It is designed to be supplied as F and operated as °C.
上記のように、０Ｍ０Ｓプロセスによって形成される０
ＯＤＥＯのような半導体集積回路に本発明を適用した場
合には、プロセスを全（変更するコトナ＜フロクラム素
子としての７０一テインクＭＯ３Ｑ、’に形成すること
ができる。As mentioned above, 0 formed by the 0M0S process
When the present invention is applied to a semiconductor integrated circuit such as an ODEO, it is possible to form the entire process (701 as a flocram element) through the entire process.
第４図〜第７図はそのよりな０Ｍ０Ｓプロセスによって
構成される各素子の構造を工程順に示したものである。FIGS. 4 to 7 show the structure of each element constructed by the OMOS process in the order of steps.
特に制限されないが、Ｎ型シリコン基板のような半導体
基板１１の表面に先ずシリコン酸化膜ケ形成してホトエ
ツチングを行ない、この酸化膜をマスクとしてＮチャン
ネル形ＭＯ８ＦＥＴｙｉＩ−形成すべき箇所にＰ型不純
物を拡散させてＰウェル領域１２を形成する。そ１１か
ら、基板表面を薄く酸化させた後、Ｓｉ、Ｎ４膜（シリ
コンナイトライド膜）を形成し、ホトエツチングを行な
ってからチャンネルストッパ用の不純物ｔイオン打ち込
みする。そして、３ｉ、Ｎ、膜をマスクにして基板表面
に比較的厚いフィールド酸化膜１３を形成する。Although not particularly limited, a silicon oxide film is first formed on the surface of the semiconductor substrate 11, such as an N-type silicon substrate, and photoetching is performed, and using this oxide film as a mask, P-type impurities are added to the location where the N-channel MO8FET is to be formed. A P well region 12 is formed by diffusion. From Step 11, after thinly oxidizing the substrate surface, a Si and N4 film (silicon nitride film) is formed, photoetching is performed, and impurity t ions for a channel stopper are implanted. Then, a relatively thick field oxide film 13 is formed on the substrate surface using the 3i, N, film as a mask.
このとき、熱拡散によってフィールド酸化膜１３の下に
チャンネルストッパとなる拡散層１４が形成される。そ
れから、Ｓｉ、Ｎ４膜を除去して基板表面にゲート酸化
膜１５を形成し、その上にポリシリコン（多結晶シリコ
ン）ＹＯＶＤ法によりデポジションさせた後、ホトエツ
チングを行なって不用な部分のポリシリコンを除去する
ことにより、第４図に示すように、ゲート酸化膜１５上
に回路を構成するＭＯＳＦＥＴのゲート電極１６ａ。At this time, a diffusion layer 14 serving as a channel stopper is formed under the field oxide film 13 by thermal diffusion. Then, the Si and N4 films are removed, a gate oxide film 15 is formed on the substrate surface, and polysilicon (polycrystalline silicon) is deposited on the gate oxide film 15 using the YOVD method. As shown in FIG. 4, the gate electrode 16a of the MOSFET forming a circuit on the gate oxide film 15 is removed.
１６ｂが形成されるとともに、フィールド酸化膜１３上
には、コンデンサの一方の電極となるポリシリコン電極
層１６ｃが形成される。16b is formed, and on field oxide film 13, a polysilicon electrode layer 16c which becomes one electrode of the capacitor is formed.
第４図の状態の後は、ＭＯＳＦＥＴのソースおよびドレ
イン領域となるべき部分の酸化膜１５’ｌｋ除去してか
ら、基板表面全体に高温低圧下でＳｉｎ。After the state shown in FIG. 4, after removing the oxide film 15'lk from the portions that are to become the source and drain regions of the MOSFET, the entire surface of the substrate is coated with Sin at high temperature and low pressure.
膜をデポジションしてホトエツチングを行ない、このＳ
ｉｎ、膜をマスクとして先ずＰチャンネル形ＭＯ８ＦＥ
Ｔのソース、ドレイン領域となる部分にＰ型不純物を打
ち込み熱拡散させることによって、ソース、ドレイン用
Ｐ＋拡散層１７ａを形成する。しかる後、上記Ｓｉｎ、
膜を除去し、再び同じようにしてｓｉｏ、膜をデポジシ
ョンしてからホトエツチングを行なった後に、このＳｉ
ｎ、膜１８ｔマスクとしてＮチャンネル形ＭＯ８ｉ’Ｅ
Ｔのソース、ドレイン用Ｎ十拡散Ｊ＠１７ｂを形成して
第５図の状態となる。Depositing a film and photo-etching this S
In, firstly, using the film as a mask, the P-channel type MO8FE
A P+ diffusion layer 17a for source and drain is formed by implanting P-type impurities into the portions that will become the source and drain regions of T and thermally diffusing them. After that, the above Sin,
After removing the film, depositing the sio film again in the same way, and then photo-etching, this Si
n, N-channel type MO8i'E as a film 18t mask
After forming the N+ diffusion J@17b for the source and drain of T, the state shown in FIG. 5 is obtained.
その後、ｓｈｏ！膜１８を除去し℃基板表面全体にＰＳ
Ｇ膜（リン・シリコン・ガラス膜）１９をデポジション
してから、コンデンサの一方のポリシリコン電極＠ １
６ ｃ上のＰＳＧ膜１９を除去して穴開けをし、しかる
後ＰＳＧ膜１９をマスクとしてポリシリコン電極層１６
ｃの表面を酸化させて誘電体となる酸化膜２０ｃＹ形成
する。この実施例では、このコンデンサの一方のポリシ
リコン電極層１６ｃ上の酸化膜形成工程を利用し℃、同
じマスクを便っ１、前記プログラム素子としての７０−
テイングゲー）ＭＯ８ＱｔＹ構成するＭＯＳＦＥＴのゲ
ート電極１６ｂの表面に酸化膜２０ｂを形成させて第６
図の状態となる。この場合、Ｐチャンネル形ＭＯ８ＦＥ
Ｔや７０−ティンググー）ＭＯ３Ｖｃされない他のＮチ
ャンネル形ＭＯ８ＦＥＴのゲート電極はポリシリコンか
らなる一層目の配線と連続するように形成されるが、７
０−テイングゲー）ＭＯＳのポリシリコン電極）を極１
６ｂは他のポリシリコン配線から切り離されており、上
記酸化膜２０ｂが形成されることにより、フローティン
グ状態にされる。After that, sho! Remove the film 18 and apply PS to the entire surface of the substrate.
After depositing the G film (phosphorus silicon glass film) 19, one polysilicon electrode of the capacitor @ 1
6. Remove the PSG film 19 on c and make a hole, then use the PSG film 19 as a mask to form the polysilicon electrode layer 16.
The surface of c is oxidized to form an oxide film 20cY serving as a dielectric. In this embodiment, by using the process of forming an oxide film on one polysilicon electrode layer 16c of this capacitor, using the same mask, the 70-
6.) An oxide film 20b is formed on the surface of the gate electrode 16b of the MOSFET configured with MO8QtY.
It will be in the state shown in the figure. In this case, P channel type MO8FE
The gate electrode of other N-channel MO8FETs that are not MO3Vc is formed so as to be continuous with the first layer wiring made of polysilicon.
0-Teingge) MOS polysilicon electrode) to pole 1
6b is separated from other polysilicon wirings, and is placed in a floating state by forming the oxide film 20b.
第６図の状態の後は、ＰＳＧ膜１９の所定の位置に各Ｍ
Ｏ３ＦＥＴのソースおよびトンイン領域との接触を図る
ためのコンタクトホールを形成してから、アルミニウム
のような金属を全面に蒸着する。しかる後、ホトエツチ
ングによりソース・ドレイン用のアルミ電極２１および
アルシミ配線ヲ形成するとともに、これと同時に上記ポ
リシリコン電極層１６ｃ上には酸化膜２０ｃを介してア
ルミ電極層２２を形成し、フローティングゲートＭＯ３
の部分ではポリシリコンからなるフローティングゲート
電極１６ｂ上に酸化膜２０ｔｌ弁し又コントロールゲー
ト電極２３を形成する。それから、その上にシラン（Ｓ
ＩＨ４）を用いてＳｉｎ、膜のようなパッシベーション
膜２４を形成した後、図示しないバンド部分に開口部を
形成して第７図のような完成状態とされる。After the state shown in FIG. 6, each M
Contact holes are formed to make contact with the source and tunnel regions of the O3FET, and then a metal such as aluminum is deposited over the entire surface. Thereafter, aluminum electrodes 21 and aluminum wiring for source/drain are formed by photo-etching, and at the same time, an aluminum electrode layer 22 is formed on the polysilicon electrode layer 16c via an oxide film 20c, and a floating gate MO3 is formed.
In the part shown in FIG. 1, an oxide film 20tl is formed on the floating gate electrode 16b made of polysilicon, and a control gate electrode 23 is formed. Then add silane (S
After forming a passivation film 24 such as a Sin film using IH4), an opening is formed in a band portion (not shown) to obtain a completed state as shown in FIG.
その結果、ポリシリコン電極層１６ｃとアルミ電極層２
２との間にコンデンサが形成されるとともに、同一の半
導体基板上にコントロールゲート電極２３とフローティ
ングゲート電極１６ｂを有するフローティングゲー）Ｍ
Ｏ８Ｑ＊が形成される。As a result, the polysilicon electrode layer 16c and the aluminum electrode layer 2
2, and a floating gate having a control gate electrode 23 and a floating gate electrode 16b on the same semiconductor substrate.
O8Q* is formed.
一方、基準電圧発生回路やフィルタ、Ａ／Ｄ変換回路、
Ｄ／Ａ変換回路等からなる０ＯＤＥＯのような半導体集
積回路においては、Ａ／Ｄ変換回路を構成する積分器の
積分コンデンサとして、また、フィルタかＲＯアクティ
ブフィルタの抵抗（Ｒ）’にアナログスイッチとキャパ
シタで置き換えることによりスイノチド・キャパシタ・
フィルタ化されている場合には、そのキャパシタおよび
オペアンプのフィードバックコンデンサとして。On the other hand, reference voltage generation circuits, filters, A/D conversion circuits,
In a semiconductor integrated circuit such as 0ODEO, which consists of a D/A conversion circuit, etc., an analog switch is used as an integrating capacitor of an integrator that constitutes the A/D conversion circuit, and as a resistor (R)' of a filter or RO active filter. Suinotide capacitor by replacing it with a capacitor
If filtered, its capacitor and op amp feedback capacitor.
上記実施例のようなポリシリコン電極層１６ｃとアルミ
電極層２２との間に形成される容量が使用される。その
ため、上記のようにＭＯＳＦＥＴとコンデンサを有する
０ＯＤＥＯのような半導体集積回路においては、プロセ
スを全く変更することプよく同一半導体基板上にプログ
ラム素子としての７０−テイングゲー）ＭＯ８Ｙ形成す
ることができる。A capacitor formed between the polysilicon electrode layer 16c and the aluminum electrode layer 22 as in the above embodiment is used. Therefore, as described above, in a semiconductor integrated circuit such as 0ODEO having a MOSFET and a capacitor, it is possible to form 70 MO8Y as a program element on the same semiconductor substrate without changing the process completely.
な訃、プログラム素子としてヒユーズを便う場合にはポ
リシリコン電極１６ｃ上の酸化膜２０ｃの厚みをコンデ
ンサとしての特性のみ考慮し℃決定すればよいが、実施
例のようにプログラム素子として７０−テイングゲー）
ＭＯ８’に形成し用いる場合には、フローティングゲー
トＭＯ８としての特性を考慮し、コンデンサの特性との
兼ね合いで最も適切な厚みになるように酸化膜２０ｂ。However, when using a fuse as a program element, the temperature can be determined by considering only the characteristics of the oxide film 20c on the polysilicon electrode 16c as a capacitor. )
When forming and using the MO8', the oxide film 20b is designed to have the most appropriate thickness in consideration of the characteristics of the floating gate MO8 and the characteristics of the capacitor.
２０ｃを形成するのがよい。It is preferable to form 20c.
また、上記実施例では状態設定手段３を、フローティン
グゲー）ＭＯ８Ｑｙ とＭＯ３ＦＥＴＱ。Further, in the above embodiment, the state setting means 3 is a floating gate) MO8Qy and MO3FETQ.
とで構成しているが、ＭＯ８ＦＥＴＱ、の代わりに抵抗
を７０−テイングゲー） Ｍ ＯＳ Ｑ ｔ と直列に
接続させて構成することもできる。However, instead of the MO8FETQ, a resistor may be connected in series with the MO8FETQ.
さらに、上記実施例では、０ＯＤＥＯの基準電圧発生回
路における電圧調整用の状態設定回路に適用したものに
ついて説明したが、冗長回路を備えた半導体記憶装置に
おける冗長回路切換用の状態設定回路にも容易に適用す
ることができる。Furthermore, in the above embodiment, the description has been given of a state setting circuit for voltage adjustment in a reference voltage generation circuit of 0ODEO, but it can also easily be applied to a state setting circuit for redundant circuit switching in a semiconductor memory device equipped with a redundant circuit. It can be applied to
（１）、状態設定手段等を構成するヒユーズ素子の代わ
りにフローティングゲートＭＯ８の１うなプログラム素
子を用いたので、所定の端子に電圧を印加して電気的に
導通もしくは非導通状態にさせることにより状態設定を
行なするという作用によって、プログラム素子が形成さ
れた箇所のバッジベージ百ン膜に開口部を形成する必要
がなくなり、これによって状態設定後にプログラム素子
が再導通状態にされたり、開口部から侵入した水分等に
より周辺のアルミ配線や回路素子が腐食されるのを防止
することができる。(1) Since a programming element such as the floating gate MO8 is used instead of the fuse element constituting the state setting means, it is possible to apply a voltage to a predetermined terminal to make it electrically conductive or non-conductive. The act of conditioning eliminates the need to form an opening in the badge page membrane at the location where the program element is formed, which allows the program element to be re-conducted after conditioning or removed from the opening. It is possible to prevent surrounding aluminum wiring and circuit elements from being corroded by intruding moisture.
（２）、状態設定手段等を構成するヒユーズ素子の代わ
りに７０一テイングゲートＭＯ８のようなプログラム素
子を用いたので、所定の端子に電圧を印加して電気的に
導通もしくは非導通状態にさせることにより状態設定を
行なえるという作用によって、レーザーアニール装置の
ような高価な装置を用いないでプログラム素子による状
態設定を行なうことができ、これによっ又、耐湿性のす
ぐれた半導体集積回路を安価に提供することができる。(2) Since a program element such as the 70-teating gate MO8 is used instead of the fuse element constituting the state setting means, a voltage is applied to a predetermined terminal to make it electrically conductive or non-conductive. Due to the fact that the state can be set by using the program element, the state can be set using a program element without using expensive equipment such as a laser annealing device. can be provided to
（３）、コンデンサを有するＭＯ３集積回路に適用した
場合には、プロセスを全く変更することなくプログラム
素子としての７０−ティングケ−トＭＯ８を形成するこ
とができる。(3) When applied to an MO3 integrated circuit having a capacitor, it is possible to form a 70-channel gate MO8 as a programming element without changing the process at all.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明はト記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the Examples described above, and it should be noted that various changes can be made without departing from the gist of the invention. Not even.
例えば、実施例におけるフローティングゲートＭＯ３の
代わりにゲート酸化膜上に形成されたＳｉ、Ｎ４膜との
境界に電荷を蓄えるようにされたＭＮＯＳ（メタル・ナ
イトライド・オキサイド・七ミコンダクタ）等の素子を
用いることも可能である。For example, instead of the floating gate MO3 in the embodiment, an element such as MNOS (metal nitride oxide seven-micrometer conductor), which stores charge at the boundary with Si and N4 films formed on the gate oxide film, may be used. It is also possible to use
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である００ＤＥＯのような
ＭＯ８集積回路について説明したが、それに限定される
ものではなく、ヒユーズを必要とする半導体集積回路一
般に適用できる。In the above explanation, the invention made by the present inventor has mainly been explained with reference to MO8 integrated circuits such as 00DEO, which is the field of application behind the invention, but is not limited thereto, and is not limited to semiconductor integrated circuits that require fuses. Generally applicable.
第１図はヒユーズを用いた状態設定手段の一例を示す回
路図、
第２図は本発明を状態設定手段に適用した場合の一実施
例を示す回路図、
第３図はその状態設定手段を基準電圧発生回路圧適用し
た場合の実施例を示す回路図、第４図〜第７図は本発明
な０ＭＯ８集積回路に適用した場合の構成例を製造工程
順に示した要部断面図である。
Ｆ・・・ヒユーズ、Ｑ、・・・プログラム素子（フロー
ティング電極）ＭＯＳ）、１１・・・半導体基板、１３
・・・フィールド酸化膜、１６ａ・・・ゲート電極、１
６ｂ・・・フローティング電極４１６Ｃ・・・ポリシリ
コン電極層、１７ａ、１７ｂ・・・拡散層（ソース・ド
レイン領域）、１９・ ＰＳＧ膜、２０ ｂ、 ２０ｃ
・・・酸化膜、２２・・・アルミ電極層、２３・・・コ
ントロールｔｆｆｌ、ｚ４・・・パッジベージ璽ン膜。
代理人 弁理＋ 窩 掩 四 キ、、２゜第 １ 図
第 ３ 図
第 ４ 図
第 ５ 図Fig. 1 is a circuit diagram showing an example of a state setting means using a fuse, Fig. 2 is a circuit diagram showing an embodiment of the present invention applied to the state setting means, and Fig. 3 is a circuit diagram showing the state setting means. FIGS. 4 to 7 are circuit diagrams showing an embodiment in which the reference voltage generating circuit voltage is applied. FIGS. 4 to 7 are cross-sectional views of essential parts showing an example of the structure in the order of manufacturing steps when applied to an 0MO8 integrated circuit according to the present invention. F...Fuse, Q,...Program element (floating electrode) MOS), 11...Semiconductor substrate, 13
...Field oxide film, 16a...Gate electrode, 1
6b... Floating electrode 416C... Polysilicon electrode layer, 17a, 17b... Diffusion layer (source/drain region), 19. PSG film, 20 b, 20c
. . . Oxide film, 22 . . . Aluminum electrode layer, 23 . . . Control tffl, z4 . Attorney + Attorney 4 Ki...2゜Figure 1 Figure 3 Figure 4 Figure 5
Claims (1)
チャンネルな導通もしくは非導通状態に設定可能な素子
をプログラム素子とし１有することｔ特徴とする半導体
装置。 ２、上記プログラム素子と直列に抵抗性素子が接続され
てなる状態設定手段を備えてなることを特徴とする特許
請求の範囲第１項記載の半導体装置。 ３、上記プログラム素子が７０一テイングゲートＭＯ８
であり、そのフローティングゲート電極が、半導体基板
上に絶縁膜を介して形成されるコンデンサの一方のポリ
シリコン電極層と同時に形成され、かつフローティング
ゲート電極とコントロール電極との間の絶縁膜が上記コ
ンデンサのポリシリコン電極層上に形成される誘導体と
しての絶縁膜と同時に形成されるようにされたことを特
徴とする特許請求の範囲第１項もしくは第２項記載の半
Ｍ！Ｌａ味借−[Scope of Claims] 1. A semiconductor device characterized by having, as a program element, an element that can be set to a conductive or non-conductive state as a channel depending on whether charge is stored in advance in a gate electrode portion or not. 2. The semiconductor device according to claim 1, further comprising state setting means comprising a resistive element connected in series with the program element. 3. The programming element is 70 - programming gate MO8
The floating gate electrode is formed simultaneously with one polysilicon electrode layer of the capacitor formed on the semiconductor substrate via an insulating film, and the insulating film between the floating gate electrode and the control electrode is formed on the capacitor. The half-M! according to claim 1 or 2 is formed simultaneously with an insulating film as a dielectric formed on the polysilicon electrode layer of the polysilicon electrode layer. La taste borrowed-
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19236183A JPS6084836A (en) | 1983-10-17 | 1983-10-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19236183A JPS6084836A (en) | 1983-10-17 | 1983-10-17 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084836A true JPS6084836A (en) | 1985-05-14 |
Family
ID=16289997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19236183A Pending JPS6084836A (en) | 1983-10-17 | 1983-10-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084836A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214779A (en) * | 1989-07-20 | 1991-09-19 | Gemplus Card Internatl Sa | Mos integrated circuit with adjustable threshold value |
| JPH0818011A (en) * | 1994-04-25 | 1996-01-19 | Seiko Instr Inc | Semiconductor device and its production |
-
1983
- 1983-10-17 JP JP19236183A patent/JPS6084836A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214779A (en) * | 1989-07-20 | 1991-09-19 | Gemplus Card Internatl Sa | Mos integrated circuit with adjustable threshold value |
| JPH0818011A (en) * | 1994-04-25 | 1996-01-19 | Seiko Instr Inc | Semiconductor device and its production |
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